[发明专利]改进数据完整性的NAND单元编码

说明书

本文中揭示用于改进数据完整性的NAND单元编码的装置及技术。获得高温指示符且接收写入操作。接着，响应于所述高温指示符而使用经修改编码对NAND单元执行所述写入操作。所述经修改编码包含来自未修改编码的减少数目个电压分布位置而未改变电压分布宽度，其中每一电压分布对应于离散编码状态集合。

优先权申请案

本申请案要求2017年8月31日申请的序列号为15/692,508的美国申请案的优先权权益，所述美国申请案以全文引用的方式并入本文中。

背景技术

存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性存储器及非易失性存储器。

易失性存储器需要电力来维持其数据，且其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等。

非易失性存储器可在未被供电时保存所存储数据，且其包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM(EPROM)、电阻可变存储器(例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM))或3D XPoint^TM存储器等。

利用快闪存储器作为广泛范围的电子应用的非易失性存储器。快闪存储器装置通常包含允许高存储器密度、高可靠性及低功率消耗的一或多个群组的单晶体管浮动栅极或电荷俘获存储器单元。

两种常见类型的快闪存储器阵列架构包含NAND架构及NOR架构，它们是以布置每一架构的基本存储器单元配置的逻辑形式命名的。存储器阵列的存储器单元通常布置成矩阵。在实例中，阵列的行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的串中的每一存储器单元的漏极在源极线与位线之间串联耦合在一起(源极到漏极)。

通过解码器存取NOR及NAND架构半导体存储器阵列两者，解码器通过选择耦合到其栅极的字线而激活特定存储器单元。在NOR架构半导体存储器阵列中，所选择的存储器单元一旦经激活就将其数据值放置在位线上，从而引起不同电流流动，此取决于特定单元编程的状态。在NAND架构半导体存储器阵列中，将高偏压电压施加到漏极侧选择栅极(SGD)线。以指定通过电压(例如，Vpass)驱动耦合到每一群组的未经选择的存储器单元的栅极的字线，以将每一群组的未经选择的存储器单元操作为传递晶体管(例如，以不受其存储数据值限制的方式传递电流)。接着，电流通过每一串联耦合的群组从源极线流动到位线，其仅受每一群组的所选择的存储器单元限制，从而将所选择的存储器单元的当前编码数据值放置在位线上。

NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可个别或共同编程到一个或若干编程状态。例如，单级单元(SLC)可表示两个编程状态(例如，1或0)中的一者，其表示一个数据位。

然而，快闪存储器单元还可表示两个以上编程状态中的一者，此允许在不增加存储器单元的数目的情况下制造较高密度存储器，这是因为每一单元可表示一个以上二进制数字(例如，一个以上位)。此类单元可被称为多状态存储器单元、多数字单元或多级单元(MLC)。在某些实例中，MLC可指每单元可存储两个数据位(例如，四个编程状态中的一者)的存储器单元，三级单元(TLC)可指每单元可存储三个数据位(例如，八个编程状态中的一者)的存储器单元，且四级单元(QLC)可每单元存储四个数据位。MLC在本文中在其更广泛上下文中使用而可指每单元可存储一个以上数据位(即，可表示两个以上编程状态)的任何存储器单元。