[发明专利]高电压漏极延伸式MOS晶体管

说明书

一种半导体装置(100)包含位于第一导电类型的半导体衬底(105)内的MOS晶体管(101)。所述晶体管(101)包含位于漏极阱(130)与衬底接触阱(160)之间的主体阱(135)。第二导电类型的掩埋电压阻挡区(155)位于所述衬底(105)内且连接到所述主体阱(135)。所述掩埋电压阻挡区(155)朝向所述衬底接触阱(160)延伸，其中所述衬底(105)的未经修改部分(195)保留在所述电压阻挡区(155)与所述衬底接触阱(160)之间。

技术领域

此大体来说涉及半导体装置，且更确切来说涉及高电压操作得到改良的漏极延伸式MOS晶体管。

背景技术

漏极延伸式(DE)-MOS晶体管用于各种高电压应用中，例如功率RF及驱动压电超声波换能器。此类晶体管的特征通常是漏极与衬底之间的击穿电压相对高。然而，一些现有DEMOS晶体管(确切来说DE-PMOS晶体管)仅限于小于约50V的击穿电压。此限制导致DE-PMOS晶体管在一些应用中不适合。

发明内容

所描述的实例包含有益地适用于集成电路(IC)中的晶体管的各种方法及装置。预期这些实施例可提高此类晶体管及IC的性能及/或合格率，但实施例不要求特定结果，除非明确阐述。

此说明介绍一种装置，例如结终端漏极延伸式MOS晶体管。所述装置包含MOS晶体管形成在半导体衬底内，所述半导体衬底是第一导电类型且具有位于漏极阱与衬底接触阱之间的主体阱。第二导电类型的掩埋电压阻挡区连接到主体阱且位于主体阱与衬底接触阱之间。衬底的未经修改部分位于掩埋电压阻挡区与衬底接触阱之间。

另一实施例提供一种例如用于形成电装置的方法。方法包含在半导体衬底内形成DE-MOS晶体管的主体阱及漏极阱。也在衬底内形成结终端二极管，且结终端二极管具有第一端子及第二端子。所述第一端子在衬底接触阱处连接到所述衬底，且所述第二端子连接到所述主体阱。

在又一实施例中，一种电子装置(例如，DE-MOS晶体管)包含p型衬底以及位于所述衬底内的第一p+阱及第二p+阱。n阱在衬底内位于第一p+阱与第二p+阱之间，且栅极位于所述n阱上方。掩埋n型区与n阱部分地重叠且从n阱朝向第一p+阱延伸。p型衬底的未经修改部分位于第一p+阱与掩埋n型区之间。

附图说明

图1呈现根据各种实施例形成的LD-MOS装置的平面图。

图2呈现在实例性实施例中图1的LD-MOS装置的横截面图。

图3图解说明包含图1及2的LD-MOS装置的实例性推挽式驱动器电路。

图4图解说明形成图1及2的LD-MOS装置的方法的实施例。

图5A到5I以横截面图图解说明在实例性实施例中可用于形成图1及2的装置以实施图4的方法的过程步骤。

图6及7在示例性实施例中呈现图2的LD-MOS装置的部分的细节图。

具体实施方式

图式未按比例绘制。本发明不受动作或事件的所图解说明排序限制，这是因为一些动作或事件可按照不同的次序发生及/或与其它动作或事件同时发生。此外，一些所图解说明动作或事件是任选的以实施根据此说明的方法。

图1呈现根据各种实施例的电子装置100的平面图，电子装置100包含例如漏极延伸式MOS晶体管101及结终端二极管102。图2展示装置100的在图1中所标记的区段的视图。在以下论述中同时参考两个图。在此论述中在PMOS晶体管的上下文中描述晶体管101的一些方面，但不仅限于此。相关领域的技术人员将了解，所描述实施例的原则可适于在不进行过度实验的情况下通过适合修改而与NMOS晶体管搭配使用。