[发明专利]使用宽度减小VLIW处理器的VLIW指令处理的系统和方法

权利要求书

1.一种超长指令字VLIW处理器，其包括：

控制电路，其经配置以接收包含第一数目的指令的VLIW包并且将所述指令分配到第二数目的指令执行路径，所述第一数目大于所述第二数目；

物理寄存器，其经配置以存储执行所述指令的结果；以及

寄存器重命名电路，其耦合到所述控制电路。

2.根据权利要求1所述的VLIW处理器，其中所述寄存器重命名电路经配置以指示所述物理寄存器中的特定寄存器是指令集定义的寄存器。

3.根据权利要求1所述的VLIW处理器，其中所述控制电路经配置以调度所述VLIW包的第一指令以在第一时间周期期间在第一执行路径处被执行并且调度所述VLIW包的第二指令以在所述第一时间周期之后的第二时间周期期间在所述第一执行路径处被执行。

4.根据权利要求3所述的VLIW处理器，其中所述第一执行路径经配置以在所述物理寄存器的第一寄存器中存储所述第一指令的执行的第一可提交结果，并且其中所述寄存器重命名电路进一步经配置以响应于所述第二指令的执行引起第二可提交结果指示所述第一寄存器是架构寄存器。

5.根据权利要求1所述的VLIW处理器，其进一步包括单个指令执行路径并且其中所述第二数目是一。

6.根据权利要求1所述的VLIW处理器，其中所述寄存器重命名电路进一步经配置以按原子方式提交执行所述指令的所述结果，方法是更新一或多个硬件间接指针以指示存储执行所述指令的所述结果的特定寄存器是架构寄存器。

7.根据权利要求6所述的VLIW处理器，其进一步包括经配置以用多个子指令代替所述VLIW包的指令的解码器，并且其中所述寄存器重命名电路进一步经配置以在所述多个子指令的执行之后更新所述一或多个硬件间接指针。

8.一种方法，其包括：

在包含第二数目的指令执行路径的处理器处接收包含将以原子方式在所述处理器处提交的第一数目的指令的包，所述第一数目大于所述第二数目；

在第一时间周期期间执行所述包的第一指令；

将执行所述第一指令的结果写入到第一寄存器；以及

在所述第一时间周期之后的第二时间周期期间执行所述包的第二指令之后，指示所述第一寄存器是指令集定义的寄存器。

9.根据权利要求8所述的方法，其中指示所述第一寄存器是指令集定义的寄存器包含更新硬件间接指针。

10.根据权利要求9所述的方法，其中更新所述硬件间接指针被执行为间接表更新操作的部分，所述间接表更新操作是响应于确定所述指令中的每一个的执行已经产生可提交结果执行的，并且其中所述间接表更新操作包含更新多个硬件间接指针以指示存储所述可提交结果的寄存器是指令集定义的寄存器。

11.根据权利要求8所述的方法，其进一步包括：

用多个子指令代替所述包的指令；以及

在指示所述第一寄存器是指令集定义的寄存器之前执行所述多个子指令中的每一个。

12.根据权利要求8所述的方法，其进一步包括：

在接收所述包之后接收第二包，所述第二包包含将以原子方式在所述处理器处提交的指令的群组，所述指令的群组包含第三指令；以及

在所述第二时间周期之前的第三时间周期期间执行所述第三指令。

13.根据权利要求8所述的方法，其中执行所述包的所述指令中的每一个的结果存储在特定物理寄存器中，并且其中所述结果以原子方式提交，方法是更新一或多个硬件间接指针以指示所述特定物理寄存器是架构寄存器。