[发明专利]用于显示器应用的层堆叠有效
申请号: | 201880072510.6 | 申请日: | 2018-09-13 |
公开(公告)号: | CN111316420B | 公开(公告)日: | 2023-09-19 |
发明(设计)人: | 芮祥新;崔寿永;栗田真一;翟羽佳;赵来 | 申请(专利权)人: | 应用材料公司 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L21/02;H01L21/67 |
代理公司: | 北京律诚同业知识产权代理有限公司 11006 | 代理人: | 徐金国;赵静 |
地址: | 美国加利*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 用于 显示器 应用 堆叠 | ||
1.一种包括高介电常数电介质层的层堆叠结构,包含:
第一电介质层;
第一金属电极,设置于所述第一电介质层上;
层堆叠,设置于所述第一电介质层与所述第一金属电极上,所述层堆叠包含:
第二电介质层,设置于所述第一电介质层与所述第一金属电极上且与所述第一电介质层和所述第一金属电极接触;
高介电常数电介质层,设置于所述第二电介质层上且与所述第二电介质层接触,所述高介电常数电介质层区别于所述第二电介质层,所述高介电常数电介质层包含二氧化锆或二氧化铪,所述高介电常数电介质层与所述第二电介质层于所述第一金属电极上方的位置处接触;及
氮化硅层,设置于所述高介电常数电介质层上且与所述高介电常数电介质层接触;
第二金属电极,保形地设置于所述氮化硅层上且与所述氮化硅层接触;及
第三电介质层,保形地设置于所述第二金属电极上。
2.根据权利要求1所述的层堆叠结构,其中所述第二电介质层包含二氧化硅、氧化铝、二氧化钛或氧化钇(III)。
3.根据权利要求2所述的层堆叠结构,其中所述第二电介质层具有范围为2埃至100埃的厚度。
4.根据权利要求1所述的层堆叠结构,其中所述高介电常数电介质层具有范围为250埃至900埃的厚度。
5.根据权利要求1所述的层堆叠结构,其中所述第一电介质层包含氮化硅或二氧化硅。
6.根据权利要求5所述的层堆叠结构,其中所述第一金属电极包含铝层或钼层。
7.根据权利要求6所述的层堆叠结构,其中所述铝层设置于二个钛层之间。
8.根据权利要求1所述的层堆叠结构,其中所述第一电介质层包含与所述第二电介质层相同的材料。
9.根据权利要求1所述的层堆叠结构,其中所述高介电常数电介质层具有立方或正方晶相晶体结构。
10.根据权利要求1所述的层堆叠结构,其中所述氮化硅层与所述高介电常数电介质层于所述第一金属电极上方的位置处接触。
11.一种将高介电常数电介质层形成于电介质表面和金属表面上方的方法,包含:
沉积第一电介质层于第二电介质层与金属电极上,所述第一电介质层与所述第二电介质层和所述金属电极接触;
沉积高介电常数电介质层于所述第一电介质层上,所述高介电常数电介质层区别于所述第二电介质层,所述高介电常数电介质层包含二氧化锆或二氧化铪,并且所述高介电常数电介质层与所述第一电介质层于所述金属电极上方的位置处接触;及
使所述高介电常数电介质层退火。
12.根据权利要求11所述的方法,其中所述第一电介质层与所述高介电常数电介质层各自通过等离子体辅助原子层沉积工艺或等离子体辅助化学气相沉积工艺来沉积。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造