[发明专利]可编程乘加阵列硬件有效
| 申请号： | 201880074292.X | 申请日： | 2018-12-21 |
| 公开（公告）号： | CN111615685B | 公开（公告）日： | 2023-06-16 |
| 发明（设计）人： | 韩亮;蒋晓维 | 申请（专利权）人： | 阿里巴巴集团控股有限公司 |
| 主分类号： | G06F7/00 | 分类号： | G06F7/00 |
| 代理公司： | 北京清源汇知识产权代理事务所(特殊普通合伙) 11644 | 代理人： | 冯德魁;张艳梅 |
| 地址： | 英属开曼群岛大开*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 可编程 阵列 硬件 | ||
1.一种用于指定要在数据架构上执行的功能的方法，所述数据架构包括被配置为接收操作数的N个加法器和N个乘法器，所述方法包括：
接收用于所述数据架构在乘法归约模式或乘法累加模式之一中进行操作的指令；以及
基于所述指令，选择所述数据架构的所述N个乘法器与所述N个加法器中的至少一些之间的数据流；
选择所述数据流包括：
响应于接收到对应于所述乘法归约模式的指令，选择使用所述N个乘法器和N-1个加法器的第一数据流，其中，不使用所述N个加法器中的一个；所述第一数据流包括所述N-1个加法器接收从所述N个乘法器得到的输入；
或者，
响应于接收到对应于所述乘法累加模式的指令，选择使用所述N个乘法器和所述N个加法器的第二数据流；所述第二数据流包括所述N个加法器中的每个加法器从所述N个乘法器中的相应乘法器接收输入操作数。
2.一种集成电路，所述集成电路包括：
数据架构，所述数据架构包括被配置为接收操作数的N个加法器和N个乘法器，其中，所述数据架构接收用于选择所述数据架构的所述N个乘法器与所述N个加法器中的至少一些之间的数据流的指令，所选择的数据流包括以下选项：
使用所述N个乘法器和所述N个加法器的第一数据流，用于提供乘法累加模式；所述第一数据流使用所述N个加法器中的每个加法器从所述N个乘法器中的相应乘法器接收输入操作数；以及
第二数据流，用于提供乘法归约模式；所述第二数据流使用所述N个乘法器和N-1个加法器，其中，不使用所述N个加法器中的一个；所述第二数据流使用所述N-1个加法器接收从所述N个乘法器得到的输入。
3.一种存储指令集的非暂时性计算机可读存储介质，所述指令集能由设备的至少一个处理器执行，以使所述设备执行用于指定要在数据架构上执行的功能的方法，所述数据架构包括被配置为接收操作数的N个加法器和N个乘法器，所述方法包括：
接收用于所述数据架构在乘法归约模式或乘法累加模式之一中进行操作的指令；以及
基于所述指令，选择所述数据架构的所述N个乘法器与所述N个加法器中的至少一些之间的数据流；
选择所述数据流包括：
响应于接收到对应于所述乘法归约模式的指令，选择使用所述N个乘法器和N-1个加法器的第一数据流，其中，不使用所述N个加法器中的一个；所述第一数据流包括所述N-1个加法器接收从所述N个乘法器得到的输入；
或者，
响应于接收到对应于所述乘法累加模式的指令，选择使用所述N个乘法器和所述N个加法器的第二数据流；所述第二数据流包括所述N个加法器中的每个加法器从所述N个乘法器中的相应乘法器接收输入操作数。
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