[发明专利]存储器装置的并行化器中的DQS门控

说明书

本发明涉及存储器装置(10)及方法，所述方法包含在输入缓冲器(18)处接收数据及输出串行数据。所述串行移位数据经传递朝向串行移位寄存器(90)，串行移位寄存器(90)将其存储的数据以并行格式移位到数据写入总线中。串行寄存器加载电路系统(88)控制串行移位寄存器(90)的加载。所述串行寄存器加载电路系统(88)经配置以接收数据选通信号(DQS)并将所述数据选通提供到所述串行移位寄存器(90)以导致所述串行移位寄存器(90)在写入操作期间在所述串行数据中移位。所述串行寄存器加载电路系统(88)包含门控电路系统(50)，其经配置以至少部分基于指示所述数据写入总线已经加载有呈并行格式的所述串行数据的负载信号截止从所述串行寄存器加载电路系统(88)提供所述数据选通。

技术领域

本发明的实施例大体上涉及半导体装置领域。更明确来说，本发明的实施例涉及截止在存储器装置的并行化器中使用数据选通门控的写入操作的潜在振铃数据选通。

背景技术

半导体装置(例如存储器装置)利用数据信号、数据选通及/或其它信号的相位移位的时序执行操作。当存储器装置的内部数据脉冲(DQS)路径较长时，在写入操作的最后一写入位之后可能存在充足的时间来完成伴随DQS信号的传入串行数据的串行到并行转换，而无需捕捉传播到执行串行到并行转换的电路系统的未驱动DQS信号的假性边缘。存储器装置的一些规格可能要求内部DQS路径较短。然而，随着此路径缩短，DQS信号的传播停止在写入操作的写入后同步码期间变得更加难以完成。写入后同步码是从最后一个写入位由DQS信号的最后一个下降边缘捕获的时间起直到由于外部控制器停止外部地驱动DQS信号的DQS信号的不确定/无效状态的时间量。作为对DQS信号时序的另一限制，用于后同步码的存储器装置的一些规格可能较小，从而加剧了存储器装置满足此类规格的时序困难。如果内部时序超过指定窗口，那么数据(例如，在串行到并行转换期间)可被破坏。

本发明的实施例可涉及上文陈述的问题中的一或多者。

发明内容

根据本发明的一方面，提供了一种存储器装置。所述存储器装置包括：输入缓冲器，其经配置以接收数据及输出串行数据；串行移位寄存器，其经配置以在数据写入总线上输出呈并行格式的所述串行数据；及串行寄存器加载电路系统，其经配置以接收数据选通并将所述数据选通提供到所述串行移位寄存器以导致所述串行移位寄存器在写入操作期间在所述串行数据中移位，其中所述串行寄存器加载电路系统包含门控电路系统，其经配置以至少部分基于指示所述数据写入总线已经加载有呈并行格式的所述串行数据的负载信号截止将所述数据选通从所述串行寄存器加载电路系统提供到所述串行移位寄存器，以防止在所述数据选通的所述提供被截止时所述串行数据移位到所述串行移位寄存器中。

根据本发明的另一方面，提供了一种方法。所述方法包括：在具有门控电路系统的串行寄存器加载电路系统处接收数据选通；在写入操作期间，通过所述门控电路系统将所述数据选通传递到串行移位寄存器；将数据从所述串行移位寄存器传递到数据写入总线；确定所述写入操作是否已完成；及在确定所述写入操作已完成之后且使用门控电路系统，阻断所述数据选通以使其无法从所述串行寄存器加载电路系统传递到所述串行移位寄存器以使所述串行移位寄存器由于所述数据选通的不确定状态而无法在数据中移位。

根据本发明的另一方面，提供了一种存储器装置。所述存储器装置包括：多个存储器单元；串行移位寄存器，其经配置以将数据加载到所述多个存储器单元的数据写入总线中；门控电路系统，其经配置以接收数据选通及将所述数据选通传递到所述数据写入总线以捕获作为写入操作的部分将写入于所述多个存储器单元中的数据；数据写入触发器，其经配置以在所述写入操作中写入所述数据的最后一个循环时在其时钟引脚处接收所述数据选通及仅在写入所述数据的所述最后一个循环时在其输出处触发负载信号；及反馈电路系统，其经配置以将所述负载信号反馈到所述门控电路系统以导致所述门控电路系统从所述串行移位寄存器截止所述数据选通以使所述串行移位寄存器无法在所述数据中移位直到所述写入操作已完成。

附图说明