[发明专利]具有并联阻抗调整电路系统的存储器装置和系统和其操作方法

说明书

提供了与通过公共时钟信号进行的存储器操作有关的方法、系统和设备。包含一或多个存储器装置的存储器装置或系统可通过公共时钟信号进行操作，而不会因接通或断开管芯上终端产生延迟。例如，一种存储器装置可以包括第一阻抗调整电路系统和第二阻抗调整电路系统，所述第一阻抗调整电路系统被配置成向具有时钟阻抗的接收到的时钟信号提供第一阻抗，所述第二阻抗调整电路系统被配置成向所述接收到的时钟信号提供第二阻抗。当所述第一阻抗调整电路系统和所述第二阻抗调整电路系统并联连接到所述接收到的时钟信号时，所述第一阻抗和所述第二阻抗可以被配置成提供约等于所述时钟阻抗的组合阻抗。

相关申请的交叉引用

本申请要求于2017年11月9日提交的美国临时申请第62/583,608号的权益，所述美国临时申请通过引用整体并入本文。

技术领域

本公开总体上涉及存储器装置，并且更具体地涉及具有并联阻抗调整电路系统的存储器装置和系统和其操作方法。

背景技术

存储器装置广泛用于存储与如计算机、无线通信装置、相机、数字显示器等各种电子装置有关的信息。通过对存储器单元的不同状态进行编程来存储信息。存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)等。存储器装置可以是易失性的或非易失性的。改进存储器装置通常可以包含增加存储器单元密度、增加读取/写入速度或以其它方式降低操作等待时间、增加可靠性、增加数据保留、降低功耗或降低制造成本以及其它度量。

附图说明

图1是示意性地展示了根据本发明技术的实施例的存储器装置的简化框图。

图2a和2b是示意性地展示了根据本发明技术的实施例的存储器装置的简化框图。

图3-6是示意性地展示了根据本发明技术的实施例的存储器装置的简化框图。

图7-10是示意性地展示了根据本发明技术的实施例的存储器系统的简化框图。

图11-13是展示了根据本发明技术的实施例的操作存储器装置和存储器系统的方法的流程图。

具体实施方式

存储器装置和存储器系统可以包含多个可单独寻址的存储器阵列、存储器列、存储器组、存储器通道或存储器容量的其它子分区。在一些此类装置和系统中，可以提供(例如，用于接收所施加的读取数据时钟WCK等的)单独的数据时钟端子以与每个可单独寻址的存储器阵列、存储器列、存储器组、存储器通道或其它子分区相对应。此方法允许仅在需要时才将单独的时钟信号提供给存储器的不同子分区。可替代地，可以将单个时钟信号提供给多个端子，但是此方法可能涉及根据是否正在访问对应的存储器子分区在每个端子处接通和断开管芯上终端。后一种方法可以简化存储器主机或控制器的设计(例如，减少其提供的离散时钟信号的数量)，但是可以不期望地增加在访问存储器的一个子分区与另一个子分区之间进行切换时的延迟(例如，由于调整不同时钟端子处的阻抗所需的时间)。因此，可以期望提供在存储器装置或系统中跨多个时钟端子共享公共时钟信号的方式，而没有由于访问存储器装置或系统的不同对应部分而引起的与接通和断开管芯上终端相关联的延迟。

因此，本发明技术的若干个实施例涉及存储器装置、包含存储器装置的系统以及操作存储器装置的方法，其中公共信号可以并联连接到多个端子而无需接通和断开管芯上终端(例如，没有调整不同端子处的阻抗的延迟)。在一个实施例中，提供了存储器装置，所述存储器装置包括：第一阻抗调整电路系统，所述第一阻抗调整电路系统被配置成向具有时钟阻抗的接收到的时钟信号提供第一阻抗；以及第二阻抗调整电路系统，所述第二阻抗调整电路系统被配置成向接收到的时钟信号提供第二阻抗。当第一阻抗调整电路系统和第二阻抗调整电路系统并联连接到接收到的时钟信号时，第一阻抗和第二阻抗可以被配置成提供约等于时钟阻抗的组合阻抗。