[发明专利]用于在低-K材料、铜和/或钴的层的存在下选择性蚀刻包含铝化合物的层的组合物及方法

说明书

本发明描述一种用于在低‑k材料层和/或包含铜和/或钴的层存在下选择性蚀刻包含铝化合物的层的组合物及该组合物的对应用途。进一步描述一种用于制造半导体装置的方法，其包括在低‑k材料层和/或包含铜和/或钴的层存在下通过使至少一个包含铝化合物的层与所述组合物接触而选择性蚀刻该至少一个包含铝化合物的层的步骤。

本发明涉及一种用于在低-k材料层和/或包含铜和/或钴的层存在下选择性蚀刻包含铝化合物的层的组合物、及该组合物的对应用途。本发明进一步涉及一种用于制造半导体装置的方法，其包括在低-k材料层和/或包含铜和/或钴的层存在下通过使至少一个包含铝化合物的层与该组合物接触而选择性蚀刻该至少一个包含铝化合物的层的步骤。

用于制造半导体装置的方法为光微影及化学加工步骤的多步骤序列，在此期间，电子电路逐渐在由纯半导电材料(“半导体晶片”)制成的晶片上产生。优选地，使用硅作为半导体材料。典型半导体晶片使用所谓的“柴可拉斯基方法(Czochralski process)”由生长于直径长达300mm的单晶片柱晶锭(人造刚玉)中的极纯硅制成。这些晶锭接着切分成约0.75毫米厚的晶片且经抛光以获得极常规且平坦表面。

用于制造半导体晶片的特定方法在若干阶段中结构化，该阶段包含例如所谓的“前段方法”(front-end-of-line；“FEOL”)及“后段方法”(back-end-of-line；“BEOL”)加工阶段。

FEOL加工阶段是指直接在半导体晶片的材料(通常为硅)中形成晶体管。原始半导体晶片通过经由磊晶法生长超纯、几乎无缺陷的硅层来经工程化。前端表面工程改造之后为栅极介电质(例如二氧化硅)的生长、栅极的图案化、源极及漏极区的图案化及掺杂剂后续植入或扩散至半导电材料中，以获得所需互补电力特性。

一旦各种装置(例如动态随机存取内存，DRAM；静态随机存取内存，SRAM；电可程序化只读存储器，EPROM；或硅上互补金属，CMOS)已经在FEOL加工中产生，则其必须互连以形成所需电路。此出现在被集体地称作BEOL的一系列晶片处理步骤中。BEOL加工阶段涉及在半导体晶片的表面上产生通过由具有低介电常数的材料(例如具有介电常数κ3.9的材料)(也称为“低-k材料”)制成的层分离的金属互连导线。在引入铜(Cu)而非铝作为导电材料的情况下，已开发用于在半导体基板上形成集成电路(IC)互连件的复杂多步骤制造过程，其包含用于例如使用化学气相沉积(CVD)、电镀、光微影术、湿式蚀刻或干式蚀刻技术、化学机械抛光(CMP)以及若干清洁步骤而选择性产生及移除导电及绝缘(介电)材料的连续层的各种方法，例如以自先前材料移除步骤自加工的半导体基板的表面移除残余物。近年来，钴金属也已在半导体工业中引起许多关注，例如用于障壁层或晶种层和/或用于包封铜互连件，以改进制造半导体装置的方法。

一种此类多步骤制造方法称为镶嵌制造方法，其变化形式如双金属镶嵌方法，包括TFVL(“先沟槽后通孔”)双金属镶嵌方法、VFTL(“先通孔后沟槽”)双金属镶嵌方法、自对准双金属镶嵌方法或具有金属硬屏蔽的双金属镶嵌图案化方法(对于后者参见例如文献US6,696,222)。