[发明专利]用于子阵列寻址的设备及方法

说明书

本发明描述涉及用于电子存储器及/或存储装置的子阵列寻址的系统、设备及方法。可经由独立子阵列寻址而实现对不同子阵列内的不同行的同时存取，使得所述子阵列中的每一者可用作“虚拟存储体”。如此存取所述不同行可提供对从相应行存取的数据值被发送到目的地位置的经改进吞吐量。举例来说，一个此种设备包含在存储器装置的存储体内的多个子阵列。所述存储体内的电路耦合到所述多个子阵列。所述电路可经配置以在一时间周期期间激活第一子阵列中的特定序数位置处的行且在同一时间周期期间激活所述多个子阵列中的第二子阵列中的不同序数位置处的行。

技术领域

本发明一般来说涉及半导体存储器及方法，且更特定来说涉及用于子阵列寻址的设备及方法。

背景技术

存储器装置通常被提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及闸流管随机存取存储器(TRAM)以及其它。非易失性存储器在不被供电时可通过保持所存储数据而提供永久数据，且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)(例如自旋扭矩转移随机存取存储器(STT RAM))以及其它。

电子系统通常包含若干个处理资源(例如，一或多个处理器)，所述处理资源可检索并执行指令且将所执行指令的结果存储到适合位置。处理器可包含(举例来说)可用于通过对数据(例如，一或多个操作数)执行例如AND、OR、NOT、NAND、NOR及XOR以及反转(例如，求反)逻辑操作等逻辑操作而执行指令的若干个功能单元，例如算术逻辑单元(ALU)电路、浮动点单元(FPU)电路及组合逻辑块。举例来说，功能单元电路可用于经由若干个逻辑操作而对操作数执行算术操作，例如加法、减法、乘法及除法。

在许多实例中，处理资源可在存储器阵列外部，且数据经由处理资源与存储器阵列之间的总线存取以执行一组指令。然而，存取数据及/或在存储器装置的存储体内或从所述存储体到存储器装置外部的处理器而移动此数据可影响用于数据处理的时间。

附图说明

图1A是根据本发明的若干个实施例的呈包含存储器装置的计算系统的形式的设备的框图。

图1B是根据本发明的若干个实施例的存储器装置的部分的存储体区段的框图。

图2是根据本发明的若干个实施例的存储器装置的部分的示意图。

图3是图解说明根据本发明的若干个实施例的用于子阵列寻址的电路的示意图。

图4A及4B是图解说明根据本发明的若干个实施例的用于数据移动的电路的示意图。

图5是根据本发明的若干个实施例的用于子阵列寻址的流程图。

具体实施方式

本发明包含与子阵列寻址相关联的系统、设备及方法。在若干个实施例中，设备包含在存储器装置的存储体内的多个子阵列。所述设备进一步包含在存储体内的电路，所述电路耦合到多个子阵列且经配置以在一时间周期期间激活多个子阵列中的第一子阵列中的特定序数位置处的行并在所述时间周期期间激活多个子阵列中的第二子阵列中的不同序数位置处的行。

地址电路的实施方案(例如，针对利用例如DDR3、DDR4等协议的DRAM配置)可经配置以在存储器单元的子阵列存储体内一次(例如，每写入/读取循环)仅激活一个特定行。此可导致各种缺点，例如不具有同时激活/存取不同子阵列中的不同行(例如，不同序数位置处的行)的能力。