[发明专利]成像元件

说明书

本公开一个实施方案的成像元件通过依次层叠第一基板、第二基板和第三基板构成。包括执行光电转换的传感器像素的第一基板和包括读出电路的第二基板通过设置在层间绝缘膜内的第一贯通配线彼此电气连接。第二基板和包括逻辑电路的第三基板通过焊盘电极之间的接合或贯通半导体基板的第二贯通配线彼此电气连接。

技术领域

本公开涉及一种成像元件。

背景技术

通过引入微细工艺和提高封装密度，已经实现了具有二维构造的成像元件的每像素的面积的减小。近年来，具有三维构造的成像元件已经被开发，以实现成像元件尺寸的进一步减小和像素的更高密度。在具有三维构造的成像元件中，例如，包括多个传感器像素的半导体基板和包括信号处理电路的半导体基板彼此层叠。信号处理电路处理由各传感器像素获得的信号。

引用文献列表

专利文献

专利文献1：日本特开第2010-245506号公报

发明内容

顺便提及的是，在具有三维构造的成像元件中，在层叠三层半导体芯片的情况下，不可能将所有半导体基板的前面彼此贴合。在三层半导体基板不规则地层叠的情况下，由于其中半导体基板彼此电气连接的构造，有可能增大芯片尺寸或损害每像素的面积的减小。因此，期望提供一种具有三层构造的成像元件，其具有与以前基本相同的芯片尺寸，而不会损害每像素的面积的减小。

根据本公开实施方案的成像元件包括依次层叠的第一基板、第二基板和第三基板。第一基板包括在第一半导体基板中的执行光电转换的传感器像素。第二基板包括在第二半导体基板中的基于从所述传感器像素输出的电荷而输出像素信号的读出电路。第三基板包括在第三半导体基板中的处理所述像素信号的逻辑电路。第一基板和第二基板中的每一个均包括层间绝缘膜和设置在所述层间绝缘膜内的第一贯通配线。第一基板和第二基板通过第一贯通配线彼此电气连接。在第二基板和第三基板均包括焊盘电极的情况下，第二基板和第三基板通过所述焊盘电极之间的接合彼此电气连接。在第三基板包括贯通第三半导体基板的第二贯通配线的情况下，第二基板和第三基板通过第二贯通配线彼此电气连接。

在根据本公开实施方案的成像元件中，包括执行光电转换的传感器像素的第一基板和包括读出电路的第二基板通过设置在层间绝缘膜内的第一贯通配线彼此电气连接。与第一基板和第二基板通过焊盘电极之间的接合或贯通半导体基板的贯通配线彼此电气连接的情况相比，这使得可以进一步减小芯片尺寸并减小每像素的面积。另外，在根据本公开实施方案的成像元件中，读出电路和逻辑电路形成在彼此不同的基板(第二基板和第三基板)上。与读出电路和逻辑电路形成在同一基板上的情况相比，这使得可以扩大读出电路和逻辑电路的面积。另外，在根据本公开实施方案的成像元件中，第二基板和第三基板通过焊盘电极之间的接合或贯通半导体基板的第二贯通配线而彼此电气连接。这里，在第二基板中形成读出电路，并且在第三基板中形成逻辑电路，这使得可以形成用于在第二基板和第三基板之间的电气连接的构造，与用于在第一基板和第二基板之间的电气连接的构造相比，具有更灵活的布局(例如，配置和用于连接的触点的数量)。因此，可以使用在焊盘电极之间的接合或贯通半导体基板的第二贯通配线用于在第二基板和第三基板之间的电气连接。如上所述，在根据本公开实施方案的成像元件中，各基板根据基板的集成度而彼此电气连接。

附图说明

图1是示出根据本公开实施方案的成像元件的示意性构成的示例的图。

图2是示出图1的传感器像素和读出电路的示例的图。

图3是示出图1的传感器像素和读出电路的示例的图。

图4是示出图1的传感器像素和读出电路的示例的图。

图5是示出图1的传感器像素和读出电路的示例的图。

图6是示出多个读出电路与多个垂直信号线之间的连接模式的示例的图。