[发明专利]自参考和自校准干涉图案叠加测量

说明书

两对对准标靶(一对对齐，另一对错位一偏置距离)形成在不同的掩模上以产生第一对共轭干涉图案。另一对对准标靶也形成于掩模上以产生相较于该第一对倒置的第二对共轭干涉团。当使用该掩模所形成的图案被覆盖时，两对共轭干涉图案中的该第一干涉图案和该第二干涉图案的暗区与亮区的失准被确定。计算一放大系数(该干涉图案失准对该标靶失准的放大系数)，以作为该干涉图案对中的相对暗区和相对亮区的失准的差值相对于两倍该偏置距离的比率。该干涉图案失准除以该放大系数以产生一自参考且自校准标靶失准量并予以输出。

技术领域

本申请涉及集成电路(IC)制造中使用的掩模的对准，更具体而言，涉及自参考及自校准干涉图案叠加测量方法及系统。

背景技术

集成电路的制造通常包括在一衬底晶片的上方的一个或多个层上形成多个集成电路图案。这些图案通常包括通过光刻技术所形成的多个区域。光刻技术使用图案来定义一衬底上的区域。更具体而言，利用光刻技术，一光阻层形成在一衬底上，并暴露于例如紫外光(UV)之类的辐射下，该紫外光穿过一掩模的透明区域以于该光阻层的对应区域引起一化学反应。然后显影该光阻层以产生暴露底层材料的开放区域的图案，而该材料的其他区域仍然受到光阻层的保护。根据所使用的是正调色抗蚀剂还是负调色抗蚀剂来移除光阻层的暴露或未暴露部分。然后，蚀刻不受光阻层保护的衬底的部分，以于衬底中形成特征。

掩模之间的相对定位和对准，或“叠加”控制所得到的集成电路是否正确形成。最小化叠加误差是集成电路制造中的一个重要问题。叠加度量通过使用与功能电路结构相同的层中的叠加标记来最小化叠加误差。叠加标记可以包括不同图案，然后可以通过一叠加度量工具对这些图案进行扫描和/或成像。一些叠加标记(莫尔(莫尔)标靶)组合以产生衍射图案(莫尔图案)，该衍射图案可被测量以确定不同掩模的叠加精度。已经开发了许多不同类型的叠加度量模式，以提高叠加度量测量的精度。

先进技术持续在集成电路(IC)设备中制造更小的结构。先进技术工艺的复杂性给诸如多层叠加等光刻控制参数带来了沉重的负担。超出规格的一覆盖层可能导致该结构中的开路或短路，这不仅影响了晶片/裸晶的成品率，还由于需要对设备进行返工而影响了工艺的吞吐量。

发明内容

本文中的各种方法建立具有一第一节距的一第一莫尔标靶于一第一光掩模上，以及建立具有一第二节距的一第二莫尔标靶于该第一光掩模上。该第二莫尔标靶相邻于该第一莫尔标靶并与之对齐。这些方法同样建立具有该第二节距的一第三莫尔标靶于一第二光掩模上，以及建立具有该第一节距的一第四莫尔标靶于该第二光掩模上。该第三莫尔标靶相邻于该第四莫尔标靶。该第三莫尔标靶与该第四莫尔标靶错位一偏置距离。

该第一莫尔标靶和该第三莫尔标靶形成第一干涉图案。该第二莫尔标靶和该第四莫尔标靶形成第二干涉图案。此外，该第一干涉图案和该第二干涉图案形成一第一对共轭干涉图案。同样的，该第一干涉图案与该第二干涉图案形成一第一对共轭干涉图案。

该第一莫尔标靶、该第二莫尔标靶、该第三莫尔标靶、以及该第四莫尔标靶构成第一组标靶。此方法还建立与该第一组标靶相同且相较于该第一组标靶倒置的一第二组标靶于该第一光掩模和该第二光掩模上，以生成相较于该第一对共轭干涉图案倒置的一第二对共轭干涉图案。

随后，这些方法使用该第一光掩模执行一第一曝光以产生具有相同但倒置的该第一莫尔标靶和该第二莫尔标靶的一组标靶的一集成电路层。本文的方法还使用该第二光掩模执行一第二曝光(例如当执行叠加测量以确定一光阻是否被适当对齐，形成更多结构，或在曝光前执行掩模对齐)。该第二曝光具有两组标靶的该第三莫尔标靶和该第四莫尔标靶。

这允许本文的方法在当第二光掩模中的图案(在光阻中，或正在被投影)位于该集成电路层的上方时，确定两对共轭干涉图案中的该第一干涉图案和该第二干涉图案的相对暗区和相对亮区的干涉图案失准。此外，这些方法计算一放大系数(干涉图案失准至标靶失准的放大系数)，作为干涉图案对中的相对暗区和相对亮区的失准的差值相对于两倍该偏置距离的比率。然而，本文的方法将该干涉图案失准除以该放大系数以产生一自参考且自校准标靶失准量并予以输出。