[发明专利]半导体装置

说明书

这种半导体装置包括堆叠结构，其中沟道形成区层CH₁、CH₂和栅电极层G₁、G₂、G₃交替地堆叠在基板50上。堆叠结构的最低层由第一层栅电极层G₁占据。堆叠结构的最上层由第N(N≥3)层栅电极层G₃占据。每个栅电极层包括第一端面11、第二端面12、第三端面13和第四端面14。第一端面11和第三端面13彼此相对。第二端面12和第四端面14彼此相对。奇数栅电极层G₁、G₃的第一端面11连接到第一接触部41。偶数栅电极层G₂的第三端面13连接到第二接触部42。

技术领域

本公开涉及半导体装置，更具体地，涉及具有纳米线或纳米片结构的场效应晶体管。

背景技术

描述了自2012年以来先进MOS晶体管的规模趋势。在20-nm技术时代，体平面MOSFET的使用占主导地位。在14-nm技术时代及之后，趋势将朝着充分利用鳍状结构的FET(为了描述方便而称为“Fin-FET”)或具有完全耗尽的绝缘体上硅的FET(FD-SOI)结构(为了描述方便而称为“FD-SOI-FET”)的方向发展。尽管与栅极长度规模密切相关的硅层的厚度(即，Fin-FET中的鳍状结构的厚度或FD-SOI-FET中的硅层的厚度)是FET小型化中的重要因素，但是认为硅层具有5-nm厚度的技术限制。

具有纳米线结构的FET(为了描述方便而称为“纳米线FET”)可以认为是用于突破如上所述对形成FET的沟道形成区的硅层的厚度的限制的技术(例如，参见日本专利申请公开第2015-195405号)。

顺便提及，向沟道形成区施加反偏压使得能够根据晶体管的操作改善性能，从而减小漏电流。具体地，在一个示例中，将+V_dd施加到夹持沟道形成区的栅极电极中的一个，并且将+V_dd施加到夹持沟道形成区的栅极电极中的另一个，使得可以改善晶体管驱动能力。另外，在一个示例中，向夹着沟道形成区的栅极电极中的一个施加0伏，并且向夹着沟道形成区的栅极电极中的另一个施加-V_dd，使得可以在晶体管的截止状态下减小漏电流。

引用列表

专利文献

专利文献1：日本专利申请公开第2015-195405号

发明内容

本发明要解决的问题

然而，因为栅极电极围绕纳米线结构的沟道形成区的外围，所述在上述专利文献1中公开的纳米线FET未能对沟道形成区施加反偏压。换言之，上述专利文献1中公开的纳米线FET不能在根据晶体管的操作改善性能的同时减小漏电流。

因此，本公开旨在提供一种能够在根据晶体管的操作改善性能的同时减小漏电流的半导体装置。

问题的解决方案

用于实现上述目的的本公开的半导体装置包括：

堆叠结构，其具有在基板上交替地布置在彼此顶部上的沟道形成区层和栅极电极层，

其中堆叠结构的最低层形成有栅电极层的第一层，

堆叠结构的最上层形成有栅电极层的第N(N≥3)层，

每个栅电极层具有第一端面、第二端面、与第一端面相对的第三端面、以及与第二端面相对的第四端面，

栅电极层的奇数层的第一端面连接到第一接触部，以及

栅电极层的偶数层的第三端面连接到第二接触部。

附图说明