[发明专利]电力用半导体装置

说明书

为了提供降低缺陷层所引起的泄漏电流而阈值电压的变动小的电力用半导体装置，具备：单晶n型半导体基板(1)；n型外延膜层(2)，形成于单晶n型半导体基板的表面，具有凹部(50)及凸部(51)；阴极电极(6)，形成于单晶n型半导体基板的与表面相反一侧的面；绝缘膜(4)，形成于凸部的顶部(512)的第一区域(57)；p型薄膜层(3)，形成于绝缘膜及n型外延膜层的表面，在与n型外延膜层之间形成pn结；以及阳极电极(5)，至少一部分形成于p型薄膜层的表面，一部分贯通p型薄膜层及绝缘膜，在与顶部的边缘部(513)之间被第一区域隔开的第二区域(56)在与n型外延膜层之间，形成肖特基结。

技术领域

本发明涉及电力用半导体装置。

背景技术

为了增大二极管元件的耐压和容量，开发出肖特基势垒二极管(Schottkybarrier diode(以下称为SB二极管)构造、并列设置肖特基结和pn结的Merged P-i-n/Schottky diode(肖特基P-i-N混合整流二极管)(以下称为MPS二极管)构造。

另外，作为用于增大二极管元件的耐压的方法，有使用氧化镓、氮化铝等单晶宽带隙半导体材料的方法。在难以使单晶宽带隙半导体材料p型化的情况下，有通过针对n型的单晶宽带隙半导体异质接合与n型的单晶宽带隙半导体不同的材料的p型半导体来实现pn结的方法。

在进行利用不同的材料系的异质接合的情况下，为了高效地实现电场缓和构造，需要在成为n型半导体的单晶宽带隙半导体材料形成沟槽，在该沟槽的内部埋入p型半导体材料。

专利文献1公开的MPS二极管具备肖特基结和pn结，通过pn结部分进行双极性动作，能够减小浪涌电流发生时的电压下降，相比于SB二极管，正向浪涌容量得到改善。

专利文献2的半导体装置在n型半导体形成沟槽，在沟槽的下侧区域内埋入p型半导体材料而形成异质结。进而，通过在沟槽的上侧区域设置氧化层来分离沟槽的上侧区域的n型半导体和接触层，实现电场缓和构造。

专利文献2的半导体装置在形成沟槽时，由于蚀刻而在n型半导体中形成缺陷。进而，沟槽侧面的结晶方位并非主面，所以相比于界面的结晶方位是主面的情况，缺陷密度变高。

由蚀刻工序以及界面的结晶方位所引起的缺陷成为增大泄漏电流的主要原因。即，存在如下这样的课题：在半导体的表面附近形成缺陷密度高的部分，在缺陷密度高的部分的附近形成肖特基结界面，从而作为器件整体发生阈值电压的变动和泄漏电流的增大。

在专利文献3的半导体装置中，在pn结界面与阳极电极之间配置绝缘膜，降低逆偏置时的来自pn结界面的泄漏电流。然而，在专利文献3的半导体装置中，存在伴随在n型半导体与阳极电极之间形成的肖特基结的电位差的变动，pn结界面中的n型半导体侧的电位变动而泄漏电流增大这样的课题。

现有技术文献

专利文献

专利文献1：日本特开2015-065469号公报

专利文献2：日本特表2008-519447号公报

专利文献3：日本特开2013-222798号公报

发明内容

本发明是为了解决以上的课题而完成的，其目的在于提供一种降低缺陷层所引起的泄漏电流而阈值电压的变动小的电力用半导体装置。

本发明所涉及的电力用半导体装置，具备：单晶n型半导体基板；n型外延膜层，形成于单晶n型半导体基板的表面，具有凹部及凸部；阴极电极，形成于单晶n型半导体基板的与表面相反一侧的面；绝缘膜，形成于凸部的顶部的第一区域；p型薄膜层，形成于绝缘膜及n型外延膜层的表面，在与n型外延膜层之间形成pn结；以及阳极电极，至少一部分形成于p型薄膜层的表面，一部分贯通p型薄膜层及绝缘膜，在与顶部的边缘部之间被第一区域隔开的顶部的第二区域在与n型外延膜层之间形成肖特基结。