[发明专利]神经网络加速器的系统和体系结构

权利要求书

1.一种加速器电路，包括：

内部存储器，用于存储从与处理器相关联的存储器接收的数据；

输入电路块，包括输入处理器以执行第一任务，所述第一任务包括根据第一指令体系结构(ISA)指定的第一指令；

过滤器电路块，包括过滤器处理器以执行第二任务，所述第二任务包括根据第二ISA指定的第二指令；

后处理电路块，包括后处理处理器以执行第三任务，所述第三任务包括根据第三ISA指定的第三指令；以及

输出电路块，包括输出处理器以执行第四任务，所述第四任务包括根据第四ISA指定的第四指令，

其中所述输入处理器、所述过滤器处理器、所述后过滤器处理器、或所述输出处理器中的至少两个同时执行它们相应的任务。

2.根据权利要求1所述的加速器电路，其中，

所述输入电路块还包括第一指令存储器、第一数据存储器、和第一程序计数器(PC)，其中，所述第一指令存储器用于存储所述第一指令，其中，所述第一PC用于存储将由第一处理器执行的当前第一指令的地址，以及其中所述输入处理器用于使用存储在所述第一数据存储器中的第一数据来执行所述第一指令以执行所述第一任务；

所述过滤器电路块还包括第二指令存储器、第二数据存储器、和第二PC，其中所述第二指令存储器用于存储所述第二指令，其中所述第二PC用于存储将由第二处理器执行的当前第二指令的地址，以及其中所述过滤器处理器用于使用存储在所述第二数据存储器中的第二数据来执行所述第二指令以执行所述第二任务；

后处理电路块还包括第三指令存储器、第三数据存储器、第三PC，其中所述第三指令存储器用于存储所述第三指令，其中所述第三PC用于存储将由第三处理器执行的当前第三指令的地址，以及其中所述后处理处理器用于使用存储在所述第三数据存储器中的第三数据来执行所述第三指令以执行所述第三任务；以及

所述输出电路块还包括第四指令存储器、第四数据存储器、第四PC，其中，所述第四指令存储器用于存储所述第四指令，其中所述第四PC用于存储将由第四处理器执行的当前第四指令的地址，以及其中所述输出处理器用于使用存储在所述第四数据存储器中的第四数据来执行所述第四指令以执行所述第四任务，以及

其中所述输入处理器、所述过滤器处理器、所述后处理处理器或所述输出处理器中的每一个是被设计为具有各自唯一指令集的精简指令集计算机(RISC)处理器。

3.根据权利要求2所述的加速器电路，还包括：

多个通用寄存器，用于存储指示所述第一任务、所述第二任务、所述第三任务、或所述第四任务中的至少一个的执行的开始的第一标志位；

多个影子寄存器，用于存储响应于复制事件而将被复制到所述多个通用寄存器的内容；以及

接口电路，包括：

控制寄存器，用于存储至所述处理器的多个中断；

错误寄存器，用于存储指示不同类型的错误的发生的多个错误标志；

下一个寄存器，用于存储用于选择将被复制到所述多个通用寄存器的所述多个影子寄存器的内容的掩码，以及

服务质量寄存器，用于存储对与所述处理器相关联的存储器的控制。

4.根据权利要求2所述的加速器电路，其中，所述过滤器电路块还包括：

多个电路条，所述多个电路条中的每一个包括：

多个过滤器电路；以及

分配给所述多个过滤器电路的所述内部存储器的片段。

5.根据权利要求2所述的加速器电路，其中，所述过滤器电路块还包括：

八个相同的电路条，其中，所述八个相同的电路条中的电路条包括：

四个三乘三卷积神经网络(CNN)过滤器电路；以及

分配给所述四个三乘三CNN过滤器电路的所述内部存储器的片段。

6.根据权利要求5所述的加速器电路，其中，所述八个相同的电路条中的所述电路条包括所述四个三乘三CNN过滤器电路，所述四个三乘三CNN过滤器电路共享第一多个寄存器，以存储所述四个三乘三CNN过滤器电路的公共权重参数。