[发明专利]适于实时任务切换的灵活逻辑单元

权利要求书

1.一种布置(300)，包括(A)(i)具有(a)多个可编程逻辑单元(210)和(b)多个第一一位时钟控制存储元件(20)的矩阵(200)，所述可编程逻辑单元和第一一位时钟控制存储元件被布置成阵列，该布置适于至少两个任务的顺序执行，从而对于所述第一一位时钟控制存储元件中的每一个，数据存储和恢复电路(10)被提供用于本地存储或恢复所述第一一位时钟控制存储元件的每个任务的相应值；以及(B)在所述矩阵外部的数据存储器(310)，其中所述数据存储和恢复电路被提供用于(i)将与一个任务相关的数据从所述存储器预加载到所述数据和恢复电路中和/或(ii)将所述数据存储和恢复电路中的与一个任务相关的数据后存储到所述数据存储器，从而能够在执行另一任务的同时进行所述预加载和/或后存储，而不干扰所述任务执行。

2.根据权利要求1所述的布置，其中，多个所述数据存储和恢复电路串联布置。

3.根据权利要求1或2所述的布置，其中，所述数据存储和恢复电路包括(i)至少一个第二一位时钟控制存储元件，并且多个所述第二一位时钟控制存储元件串联布置(以限定并操作为移位寄存器)，特别是一个第二一位时钟控制存储元件的输出用作串联中的下一个第二一位时钟控制存储元件的所述第二(数据)输入(以经由所述输入(50)和输出(150)建立数据通信)。

4.根据权利要求1、2或3中的任一项所述的布置(300)，其中，所述数据存储器是(片上)非易失性存储器。

5.一种用于在布置上至少两个任务的容错增强的顺序执行的方法，该布置包括(i)具有(a)多个可编程逻辑单元、(b)多个第一一位时钟控制存储元件的系统，所述可编程逻辑单元和第一一位时钟控制存储元件被布置成阵列，并且其中对于所述可编程逻辑单元中的每一个，提供配置位存储电路，所述用于至少两个任务的容错增强的顺序执行的方法基于使所述配置位存储电路置于具有尽可能最高的容错的操作条件下，所述方法包括为所述配置位电路生成时钟信号(a)在执行一个任务时，以将与另一任务相关的配置位存储在所述配置位存储电路中，所述步骤(a)在任务执行期间尽可能晚地被触发来进行；(b)在一个时钟周期内，基于所述配置位将所述可编程逻辑单元配置为能够执行所述另一任务；以及(c)开始执行所述另一任务。

6.一种用于在布置上至少两个任务的容错增强的顺序执行的方法，该布置包括(i)具有(a)多个可编程逻辑单元、(b)多个第一一位时钟控制存储元件的系统，所述可编程逻辑单元和第一一位时钟控制存储元件被布置成阵列，并且其中对于所述可编程逻辑单元中的每一个，提供配置位存储电路，所述用于至少两个任务的容错增强的顺序执行的方法基于使所述配置位存储电路置于具有尽可能最高的容错的操作条件下，所述方法包括为所述配置位电路生成时钟信号(a)在执行一个任务之后，以将与另一任务相关的配置位存储在所述配置位存储电路中；(b)在一个时钟周期内，基于所述配置位将所述可编程逻辑单元配置为能够执行所述另一任务；以及(c)开始执行所述另一任务。

7.根据权利要求5或6所述的方法，其中，在所述布置中提供的整体控制系统能够为所述配置位电路生成时钟信号，所述配置位电路被配置为具有不活动时钟信号，除非需要任务切换。

8.根据权利要求5或6所述的方法，其中，所述配置位存储电路包括(i)第三一位时钟控制存储元件(710)；连接到所述第三一位时钟控制存储元件的至少一个第四一位时钟控制存储元件(720)。

9.根据前述权利要求1至4中的任一项所述的布置，还包括输出电路(600)，要求该输出电路(600)在任务切换的情况下确保安全操作。