[发明专利]锁相环电路以及应用锁相环电路的设备

说明书

一种锁相环电路，涉及数字电路领域，用于跟踪和生成时钟信号。该锁相环电路包括目标频率相等的参考相位产生电路和时钟信号产生电路，上述参考相位产生电路根据第一参考相位信号产生第二参考相位信号，上述时钟产生电路根据上述第二参考相位信号产生输出时钟信号，其中上述第一参考相位信号、第二参考相位信号和输出时钟信号的相位差均为0。由于参考相位产生电路和时钟信号产生电路之间没有反馈支路，时钟信号产生电路中的杂散和抖动不会反馈至参考相位产生电路，因此提升了锁相环电路的整体性能，提高输出时钟信号的精度。

技术领域

本申请涉及电子电路技术领域，尤其涉及频率相位跟踪控制技术。

背景技术

锁相环(Phase Locked Loop，PLL)技术广泛应用在通信、雷达、航天、测量、电视、以及控制等领域的电子电路中。在集成电路中，特别是在高速高性能的集成电路中，锁相环技术尤其重要。例如：利用锁相环给高速ADC/DAC(Analog to Digital Converter/Digitalto Analog Converter，模数转换器/数模转换器)提供低抖动(Jitter)的时钟，或者，利用锁相环给通信收发信机的上下混频器提供低相位噪声和小杂散的载波信号等。另外，在高速通信链路中，PLL可以设置在光网通信芯片或现代高速Serdes(串行解串行)芯片中，用于时钟提取和时钟同步。

目前的锁相环采用最多的是内外环结构，包括内环PLL电路和外环PLL电路。其中，外环PLL电路为内环PLL电路提供参考相位信号，内环PLL电路通过外环PLL电路提供的参考相位信号产生输出时钟。内环PLL电路通常为数模混合PLL，其环路的带宽较宽，以获得较低的相位噪声和抖动。外环PLL电路的带宽较窄，其输出的参考相位信号的频率精度较高。在实际工作中，内环PLL电路会产生较多的杂散等不良因素，并通过反馈支路将杂散等不良因素传递给外环PLL电路。杂散在外环PLL电路和内环PLL电路中相互传导，使得锁相环的整体性能下降，导致输出时钟信号的精度降低。

发明内容

本申请的实施例提供一种锁相环电路，可以在一定程度上解决杂散在锁相环电路中传导、锁相环整体性能下降、以及输出时钟信号精度降低的问题。

第一方面，在本申请的实施例中提供一种锁相环电路，用于产生输出时钟信号，该锁相环电路包括参考相位产生电路和时钟信号产生电路，其中，上述参考相位产生电路包括第一鉴相器、第一环路滤波器、第一数字积分器和第一反馈电路，上述第一鉴相器用于接收和比较第一参考相位信号和第一反馈相位信号，并将比较的结果作为第一比较结果输出至上述第一环路滤波器；上述第一环路滤波器用于对接收的第一比较结果进行低通滤波，并输出至上述第一数字积分器；上述第一数字积分器用于根据滤波后的第一比较结果产生上述第二参考相位信号；上述第一反馈电路用于接收上述第二参考相位信号，并作为上述第一反馈相位信号输出至上述第一鉴相器；上述钟信号产生电路用于接收上述第二参考相位信号，并根据该第二参考相位信号产生上述输出时钟信号；其中，上述参考相位产生电路的目标频率和上述时钟信号产生电路的目标频率相等，上述第一参考相位信号、上述第二参考相位信号和上述输出时钟信号的相位差均为0。

由于上述输出时钟产生电路产生的含有较多杂散和时钟抖动的第二参考相位信号不会通过反馈回路反馈至上述参考相位产生电路，因此使得杂散和抖动不会在上述参考相位产生电路和时钟信号产生电路之间相互传递，因此降低了时钟抖动，提高了上述输出时钟信号的精度，提升了该锁相环电路的系统性能。此外，由于上述第一数字积分器替代了传统的压控振荡器，参考相位产生电路为纯数字电路实现，既保证了锁相环电路频率和相位跟踪性能，又降低了锁相环电路的功耗和面积。

在一种可能的设计中，上述第一数字积分器用于根据第一频率控制字控制上述第二参考相位信号在一个时钟周期内的相位变化量，该第一频率控制字为上述滤波后的第一比较结果。通过第一频率控制字来控制第一数字积分器产生的第二参考相位信号，使得第二参考相位信号更加精准，信号中的杂散更少。