[发明专利]半导体存储装置在审
| 申请号： | 201880097194.8 | 申请日： | 2018-11-06 |
| 公开（公告）号： | CN112655044A | 公开（公告）日： | 2021-04-13 |
| 发明（设计）人： | 菅原昭雄;今本哲広;渡邉稔史;栫真己;増田考平;吉原正浩;安彦尚文 | 申请（专利权）人： | 铠侠股份有限公司 |
| 主分类号： | G11C16/16 | 分类号： | G11C16/16;G11C16/04;G11C16/06 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 11287 | 代理人： | 杨林勳 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 半导体 存储 装置 | ||
实施方式的半导体存储装置包含多个平面与定序器。多个平面分别具有多个作为存储单元的集合的块。定序器执行第1动作、及比第1动作短的第2动作。定序器当接收指示第1动作的执行的第1指令集时执行所述第1动作。定序器在执行第1动作的期间接收指示第2动作的执行的第2指令集时，基于作为第1动作对象的块的地址与作为第2动作对象的块的地址，暂停第1动作而执行第2动作或与第1动作并行地执行第2动作。
技术领域
实施方式涉及一种半导体存储装置。
背景技术
已知有能够将数据非易失地存储的NAND(Not AND，与非)型闪速存储器。
背景技术文献
专利文献
专利文献1：日本专利特开2004-348788号公报
发明内容
[发明要解决的问题]
改善半导体存储装置的等待时间。
[解决问题的技术手段]
实施方式的半导体存储装置包含多个平面与定序器。多个平面分别具有多个作为存储单元的集合的块。定序器执行第1动作、及比第1动作短的第2动作。定序器当接收指示第1动作的执行的第1指令集时执行所述第1动作。定序器在执行第1动作的期间接收指示第2动作的执行的第2指令集时，基于作为第1动作对象的块的地址与作为第2动作对象的块的地址，暂停第1动作而执行第2动作或与第1动作并行地执行第2动作。
附图说明
图1是表示第1实施方式的半导体存储装置的构成例的框图。
图2是表示第1实施方式的半导体存储装置所具备的平面组的构成例的框图。
图3是表示第1实施方式的半导体存储装置中的平面的构成例的框图。
图4是表示第1实施方式的半导体存储装置中的存储单元阵列的电路构成的一例的电路图。
图5是表示第1实施方式的半导体存储装置中的存储单元阵列的截面结构的一例的剖视图。
图6是表示第1实施方式的半导体存储装置中的存储器柱的截面结构的一例的剖视图。
图7是表示第1实施方式的半导体存储装置中的存储单元晶体管的阈值电压的分布的一例的阈值分布图。
图8是表示第1实施方式的半导体存储装置中的行解码器模块的电路构成的一例的电路图。
图9是表示第1实施方式的半导体存储装置中的感测放大器模块的电路构成的一例的电路图。
图10是表示第1实施方式的半导体存储装置中的判定电路的电路构成的一例的电路图。
图11是用来说明第1实施方式的半导体存储装置中的读出动作的一例的指令序列及时序图。
图12是用来说明第1实施方式的半导体存储装置中的擦除动作的一例的指令序列及时序图。
图13是表示第1实施方式的半导体存储装置的擦除动作中的选择平面与其它平面的关系的一例的框图。
图14是表示第1实施方式的半导体存储装置的擦除动作中的选择平面与其它平面的关系的一例的框图。
图15是表示第1实施方式的半导体存储装置的擦除动作中的选择平面与其它平面的关系的一例的框图。
图16是用来说明第1实施方式的半导体存储装置中的擦除动作及选择相同电源组的平面的后台读出的指令序列及时序图。
图17是用来说明第1实施方式的半导体存储装置中的选择相同电源组的平面的后台读出的更详细的执行时间的一例的时序图。
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