[发明专利]半导体芯片

说明书

半导体芯片(1)具备：由在X方向上排列配置的I/O单元(10)构成的第1单元列(5)；和由在X方向上排列配置的I/O单元(10)构成且在Y方向上与第1单元列(5)空出给定的间隔配置的第2单元列(6)。多个外部连接焊盘(12)包含：各自与任一个I/O单元(10)连接的焊盘(12)；和与哪一个I/O单元(10)都不连接且与电源供给用的焊盘(12)连接的增强电源焊盘(14)。增强电源焊盘(14)配置成位于第1单元列(5)与第2单元列(6)之间的区域。

技术领域

本公开涉及具有核心区域和I/O区域的半导体芯片。

背景技术

近年的半导体集成电路的大规模化得以进展，输入输出信号数在增大。因此，在构成半导体集成电路的装置即半导体芯片中，用于与外部交换信号等的外部连接焊盘的个数正大幅增加。外部连接焊盘的个数增大关系到半导体芯片面积的增加。此外，外部连接焊盘由于制造过程中的短路的担忧等而很难进行微细化。

在专利文献1中公开了将I/O单元列设为2列且在每个I/O单元列以交错状配置了键合焊盘的半导体集成电路。

在先技术文献

专利文献

专利文献1：美国专利8549447号

发明内容

发明要解决的课题

但是，在用键合线从半导体集成电路向外部连接的情况下，为了不使键合线彼此短路而需要将键合焊盘间分离给定距离。因此，在如专利文献1那样将I/O单元列设为2列的情况下，有时需要使I/O单元列间分离，在该情况下会产生死角。

本公开的目的在于，提供有效活用在I/O单元列间分离的情况下产生的死角而实现小面积化的半导体集成电路。

用于解决课题的手段

在本公开中，具有形成有内部电路的核心区域和处于所述核心区域的周围的I/O区域的半导体芯片具备：配置在所述I/O区域的多个I/O单元；和与该半导体芯片的外部连接的多个外部连接焊盘，所述多个I/O单元具备：由在沿该半导体芯片的外边缘的方向即第1方向上排列配置的I/O单元构成的第1单元列；和由在所述第1方向上排列配置的I/O单元构成且在与所述第1方向垂直的第2方向上与所述第1单元列空出给定的间隔配置的第2单元列，所述多个外部连接焊盘包括：各自与所述多个I/O单元的任一个连接的多个单元连接焊盘；和与所述多个I/O单元的哪一个都不连接且与所述多个单元连接焊盘当中用于电源供给的单元连接焊盘连接的增强电源焊盘，所述增强电源焊盘配置成中心位于所述第1单元列与所述第2单元列之间的区域。

根据该方案，配置在I/O区域的多个I/O单元具有由在第1方向上排列配置的I/O单元构成的第1以及第2单元列。第1单元列和第2单元列空出给定的间隔配置。在第1单元列与第2单元列之间的区域配置增强电源焊盘。增强电源焊盘不与I/O单元连接，而与用于电源供给的单元连接焊盘连接。由此，能够在不增加半导体芯片的面积的情况下，追加电源供给用的焊盘。

此外，通过在第1单元列与第2单元列之间的区域配置增强电源焊盘，能够在不增加电源单元的情况下，降低电源的电感、阻抗。因此，能够减少电源供给用的I/O单元、用于电源供给的单元连接焊盘的个数。由此，能够实现半导体芯片的小面积化。

因此，能够有效活用在I/O单元列间分离的情况下产生的死角，实现半导体集成电路的小面积化。

发明效果

根据本公开，能够提供可有效活用在I/O单元列间分离的情况下产生的死角而实现小面积化的半导体芯片。

附图说明

图1是示意性表示实施方式涉及的半导体芯片的整体结构的俯视图。

图2是第1实施方式涉及的半导体芯片中的焊盘配置的例子。