[发明专利]一种基于测试信号的TIADC时间误差的半盲校正方法

说明书

本发明涉及一种基于测试信号的TIADC时间误差的半盲校正方法，该方法引入一个频率为二分之一的TIADC系统采样频率的正弦测试信号，将该测试信号和输入信号叠加在一起被两通道的TIADC系统采样，通过低通滤波器得到混叠在0频点处的测试信号和通道之间相对采样时刻的失配误差，计算出误差估计所需要的系数，然后将测试信号从TIADC的采样输出结果中去除掉，最后通过误差补偿结构得到采样时刻失配误差实时校正后的输出。本方法采用了两个低通滤波器对测试信号进行预处理，避免了对TIADC的校正后输出再进行滤波处理的要求，降低了校正系统的复杂度、硬件实现的难度。

技术领域

本发明涉及一种基于测试信号和数字微分器的TIADC(Time-InterleavedAnalog-to-digital Converter，时间交替模拟数字转换器)的采样时刻误差失配误差的半盲校正方法，是属于高速、高精度模拟数字转换器的技术领域。

背景技术

随着人工智能和5G通信技术的推进，对高速、高精度的ADC提出了更高的要求。但是，由于现有CMOS制造工艺存在的限制，单片ADC的速度和精度之间存在相互的制约关系，想要从现有的制造工艺水平来实现高速、高精度的单片ADC是很难实现的。因此通过时间交替型ADC(Time-Interleaved ADC，TIADC)并行采集技术是国内外提高采样率的主要途径。对于理想情况来说，在保证高精度的前提下TIADC系统的采样率确实得到成倍的提高。但是，由于制造工艺的非理想性，TIADC中的通道间会存在失配误差，如偏置失配误差、增益失配误差以及采样时刻失配误差等，这些失配误差将会严重降低TIADC的总体性能。其中，增益误差和偏置误差相对容易校正，采样时刻失配误差是TIADC校正系统中的重点和难点。

采用M个相对低速、高精度的单片ADC并行交替采样组成的TIADC系统，单片ADC的采样率为f_s/M，TIADC总的采样率将提升M倍，即f_s＝1/T。随着并行交替的单片ADC通道数增多，尽管TIADC系统整体的采样率增加M倍，但是随之而来的是系统级建模复杂度的提高、硬件实现难度的增大、功耗和面积的成倍上升。

发明内容

本发明的目的是在保证TIADC系统性能的前提下，降低校正系统结构的复杂度、降低硬件实现的难度。本发明通过引入一个频率为二分之一的TIADC系统总的采样频率的正弦测试信号，提出了一种两通道的TIADC的采样时刻失配误差的半盲校正方法，采用了对测试信号进行预处理的方法，避免了对TIADC的校正后输出再进行滤波处理的要求，采用了工作频率为二分之一的TIADC的总的采样频率的低通滤波器从而降低了校正系统的复杂度、硬件的实现难度。

本发明是采用以下技术方案实现的：

一种基于正弦测试信号的TIADC的采样时刻误差失配误差的半盲校正方法，其思想是将频率为二分之一的正弦测试信号和输入信号叠加在一起被两通道的TIADC系统采样，通过预处理结构从TIADC系统采样输出中减去对测试信号的采样输出，即得到只含有采样时刻失配误差的采样输出，同时对每一个子ADC的采样输出值进行低通滤波处理，用来得到误差估计所需要的两通道之间时间失配误差，然后估计误差并通过数字微分器补偿方法对该误差进行校正。具体实施步骤如下：

步骤一，采样时刻失配误差的估计：