[发明专利]一种基于总线、用于测试的反压模块及其实现方法

说明书

本发明提出的一种基于总线、用于测试的反压模块及其实现方法，通过在总线主接口端和从接口端之间设置一个反压模块，使得反压模块对收到的特定总线信号进行延时后再将其发送到总线上对应的从接口端或主接口端，实现总线协议中不同信号间的时延，从而使得IP核测试时总线主接口与从接口可以涵盖从接口总线上复杂时延的测试场景，使得IP核的测试结果更加真实、完备、准确。

技术领域

本发明属于现场可编程逻辑门阵列(FPGA)测试领域，尤其涉及一种FPGA领域中具有AMBA总线接口IP核的测试方法和系统。

背景技术

IP核作为预先设计好的电路功能模块给ASCI/FPGA电路设计提供了极大便利，工程师们可以减少对某一特定功能电路的重复设计，从而大幅缩短研发周期。而IP核在应用前需要对其内部电路的功能和性能指标进行验证测试，测试通常是在特定的验证平台上进行的。例如，在具有系统总线接口(如常见的高速总线架构AMBA中的AHB、AXI、ACE总线)IP核的FPGA测试中，往往会搭建一个最小的片上系统(SOC，system on chip)对IP核功能的正确性进行验证，其中最小的片上系统(SOC)通常由CPU+DDR以及简单的外设单元组成。

以AXI总线为例，如图1所示，其中AXI总线主接口是待测试的IP核端的总线接口，而最小片上系统(SOC)中的总线连接端为AXI总线从接口，在最小片上系统(SOC)没有挂接除待测试的IP核外的其它IP核时，AXI总线从接口端对总线上消息指令的响应是没有时延latency的或者说此处的时延latency小到可以忽略不计，然而在IP核的实际工作场景中，其所接入的片上系统SOC往往会挂接的多个IP核以实现复杂的逻辑运算功能，而多个IP核对片上系统资源的占用使得该片上系统对接入其中的某一个IP核的响应会出现复杂的时延latency。而传统的测试方法中为了方便只搭建了最小的片上系统，这样使得测试单一IP核的有关总线接口功能正确的情况下并未涵盖片上系统SOC整个真实系统总线复杂latency的场景，从而导致通过测试的IP核在实际接入复杂片上系统(SOC)后工作异常。

发明内容

本发明的目的在于提供了一种总线接口测试的反压模块及其实现方法，以解决传统IP核测试时总线主接口与从接口无法涵盖总线上复杂时延(latency)的测试场景。

一方面，本发明提供一种基于总线、用于测试的反压模块,所述反压模块位于总线主接口端和从接口端之间，该反压模块对收到的特定总线信号进行延时后再将其发送到总线上对应的从接口端或主接口端，实现总线协议中不同信号间的时延latency。

可选的，所述特定总线信号属于所述总线协议中定义的信号，可以按照测试需要在所述总线协议定义的信号中进行选择。

可选的，所述反压模块对接收到的部分总线信号进行延时后再将其发送到总线上对应的从接口端或主接口端具体是：设置一个随机的时延参数RLa，当反压模块在收到特定总线信号后对其延时的时间大于或等于所设置的RLa时，则将延时后的特定总线信号发送到总线上对应的从接口端或主接口端。

可选的，所述总线是AXI总线，或ACE总线，或AHB总线；所述总线主接口端是待测试模块的接口端，总线从接口端是与所述待测试模块匹配的测试平台接口端。

可选的，当所述总线为AXI总线时，所述总线协议中不同信号间的时延latency可以是：读地址有效信号(ARVALID)和读地址握手成功信号(ARREADY)之间的latency；或者是读地址握手成功信号(ARREADY)与读数据有效信号(RVALID)之间的latency；或者是不同读数据有效信号(RVALID)之间的latency；或者是写地址有效信号(AWVALID)和写地址握手成功信号(AWREADY)之间的latency；或者是不同写数据有效信号(WVALID)之间的latency；或者是写数据完成信号(WLAST)与对应AWID的B通道有效信号(BVALID)之间的latency。