[发明专利]信号处理方法及装置

说明书

本发明提供一种信号处理方法及装置，无论是正毛刺信号还是负毛刺信号，均可以时时进行处理。本发明实施例提供的信号处理方法，包括：当时钟信号的上升沿或者下降沿到来时，对输入信号进行采样得到采样信号；当所述采样信号为高电平时，计数器的计数增加1，当所述采样信号为低电平时，计数器的计数减少1；当所述计数器的计数大于或者等于计数阈值时，输出高电平信号，当所述计数器的计数小于所述计数阈值时，输出低电平信号。

技术领域

本发明涉及电路技术领域，尤其涉及一种信号处理方法及装置。

背景技术

FPGA(Field－Programmable Gate Array)，即现场可编程门阵列，是专用集成电路领域中的一种半定制电路，内部包括可配置逻辑模块CLB(Configurable Logic Block)、输入输出模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。

FPGA利用小型查找表来实现组合逻辑，每个查找表连接到一个触发器的输入端，触发器再来驱动其他逻辑电路或驱动输入/输出，触发器对信号的边沿非常敏感，对一些外部输入的触发信号，稳定性高求很高。

现有技术中，外部输入的触发信号会出现一定数量的毛刺，毛刺有两种，一种是正毛刺，一种是负毛刺，通常情况下，去除信号中的毛刺的方法也有两种，一种是针对于正毛刺，一种是针对于负毛刺，当两种毛刺同时存在时，则不具有通用性。

发明内容

本发明提供一种信号处理方法及装置，实现了采用统一方式对不同属性的信号毛刺均可以去除的效果。

本发明提供一种信号处理方法，包括：

当时钟信号的上升沿或者下降沿到来时，对输入信号进行采样得到采样信号；

当所述采样信号为高电平时，计数器的计数增加1，当所述采样信号为低电平时，计数器的计数减少1；

当所述计数器的计数大于或者等于计数阈值时，输出高电平信号，当所述计数器的计数小于所述计数阈值时，输出低电平信号。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述计数器设置有计数最大值和计数最小值，所述计数阈值大于所述计数最小值，且小于所述计数最大值。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述当所述采样信号为高电平时，计数器的计数增加1，包括：

当所述采样信号为高电平时，计数器的计数增加1，直到计数等于计数最大值为止。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述采样信号为低电平时，计数器的计数减少1，包括：

所述采样信号为低电平时，计数器的计数减少1，直到计数等于计数最小值为止。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述计数器的初始数值等于所述计数最小值1。

本发明实施例还提供一种去除信号毛刺的装置，包括：

采样单元，用于当时钟信号的上升沿或者下降沿到来时，对输入信号进行采样得到采样信号；

计数单元，用于当所述采样信号为高电平时，计数器的计数增加1，当所述采样信号为低电平时，计数器的计数减少1；

输出单元，用于当所述计数器的计数大于或者等于计数阈值时，输出高电平信号，当所述计数器的计数小于所述计数阈值时，输出低电平信号。

如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述计数器设置有计数最大值和计数最小值，所述计数阈值大于所述计数最小值，且小于所述计数最大值。