[发明专利]铁电半导体器件及其制造方法

说明书

本发明公开了一种铁电半导体器件及其制造方法。本公开的铁电半导体器件包括：衬底，其具有沟道结构；在所述沟道结构中的沟槽图案，其具有底表面和侧壁面；电介质层，其设置在沟槽图案的底表面和侧壁面上；以及栅电极层，其设置在电介质层上。电介质层包括沿着沟槽图案的侧壁面设置的非铁电层图案和铁电层图案。

相关申请的交叉引用

本申请要求于2018年5月10日提交的申请号为10-2018-0053957的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的各种实施例总体而言涉及一种半导体器件，并且更特别地，涉及一种铁电半导体器件及其制造方法。

背景技术

通常，铁电材料是指在没有施加外部电场的状态下具有自发电极化的材料。另外，当施加外部电场时，铁电材料能够表现出极化电滞行为。此时，可以控制施加的电场，使得铁电材料在极化电滞曲线上具有两种稳定的剩余极化状态中的任意一种。这种特性可以被用于以非易失性方式储存“0”或“1”的逻辑信息。

近来，已经研究了一种场效应晶体管型铁电存储器件，其中在栅电介质层中使用铁电材料。铁电存储器件的写入操作可以通过将预定写入电压施加到栅电极层并且将不同剩余极化状态储存在栅电介质层中作为逻辑信息来执行。铁电存储器件的读取操作可以通过读取流过场效应晶体管的沟道层的操作电流来形成，其中场效应晶体管的沟道电阻可以根据写入栅电介质层中的不同的可能剩余极化状态而改变。

发明内容

公开了根据本公开的一个方面的铁电半导体器件。根据本公开的一个实施例的铁电半导体器件包括：衬底，其具有沟道结构；在所述沟道结构中的沟槽图案，其具有底表面和侧壁面；电介质层，其设置在所述沟槽图案的所述底表面和所述侧壁面上；以及栅电极层，其设置在所述电介质层上。所述电介质层包括沿着所述沟槽图案的所述侧壁面设置的非铁电层图案和铁电层图案。

公开了根据本公开的另一个方面的铁电半导体器件的制造方法。在该方法中，提供具有沟道结构的衬底。所述沟道结构包括具有底表面和侧壁面的沟槽图案。非晶铁电材料层形成在所述沟槽图案的所述底表面和所述侧壁面上。在与所述底表面垂直的方向上，从所述底表面开始在所述铁电材料层上交替地层叠绝缘层和铁电结晶诱导层。使所述铁电材料层的与所述铁电结晶诱导层接触的部分结晶以形成铁电层图案，并且使所述铁电材料层的与所述绝缘层接触的部分结晶以形成非铁电层图案。

附图说明

图1A至图1C是示意性示出根据本公开的一个实施例的铁电半导体器件的视图。

图2A至图2C是示意性示出根据本公开的另一个实施例的铁电半导体器件的视图。

图3是示意性示出根据本公开的一个实施例的铁电半导体器件的制造方法的流程图。

图4至图6、图7A、图8A、图9A、图10A、图11A和图12A是示意性示出根据本公开的一个实施例的铁电半导体器件的制造方法的立体图。

图7B、图8B、图9B、图10B、图11B和图12B是分别沿着图7A、图8A、图9A、图10A、图11A和图12A中的线A-A′截取的截面图，示出了铁电半导体器件的制造方法。

图7C、图8C、图9C、图10C、图11C和图12C是分别沿着图7A、图8A、图9A、图10A、图11A和图12A中的线B-B′截取的截面图，示出了铁电半导体器件的制造方法。

图13是示意性示出根据本公开的另一个实施例的铁电半导体器件的制造方法的流程图。

图14A、图15A和图16A是示意性示出根据本公开的另一个实施例的铁电半导体器件的制造方法的立体图。

图14B、图15B和图16B是分别沿着图14A、图15A和图16A中的线A-A′截取的截面图，示出了铁电半导体器件的制造方法。