[发明专利]异构计算系统及其操作方法

说明书

异构计算系统包括异构的第一处理器和第二处理器。第二处理器被配置为按次序执行从第一处理器卸载的多个内核。一致性控制器被配置为在所述多个内核被执行之前，基于包括在所述多个内核中的每一个中的指令的属性将所述多个内核中的每一个分类至第一组和第二组中的一组，并且还被配置为基于在所述多个内核中的一个内核的执行的过程中第一处理器与第二处理器之间产生的交互将所述多个内核中的所述一个内核从第二组重新分类至第一组。

相关申请的交叉引用

于2018年1月25日向韩国知识产权局提交的韩国专利申请No.10-2018-0009400通过引用整体并入本文。

技术领域

本文所述的本发明构思的实施例涉及包括不同类型的处理器的异构计算系统，并且更具体地说，涉及控制异构计算系统中的高速缓存一致性。

背景技术

随着半导体技术的进步，包括多个处理器的计算系统正在被积极地研究。具体地说，基于各种因素(包括处理复杂的和各种操作的能力、用户需求的增加等)，不包括同构处理器而包括异构处理器的异构计算系统应用范围正在扩大。通常，异构计算系统可包括中央处理单元(CPU)和图形处理单元(GPU)。

任务分配对于提高异构计算系统的计算能力而言是重要的。诸如图形处理的相对复杂的操作通常由GPU执行。GPU对程序和/或内核的处理可能不会在GPU阶段完成，GPU对程序和/或内核的处理结果可与CPU共享。在这个过程中，由于数据在CPU和GPU之间共享，可出现高速缓存一致性问题。

在考虑异构计算系统的高速缓存一致性时，通常不考虑待由GPU处理的程序和/或内核的工作负载。通常，考虑高速缓存命中或高速缓存未命中来控制高速缓存一致性。因此，当CPU与GPU之间的数据共享频繁时，可以以非高速缓存一致的方式处理程序和/或内核。当CPU与GPU之间很少或不常共享数据时，可以以高速缓存一致的方式处理程序和/或内核。在资源管理、电源管理和系统性能方面，上述数据处理和高速缓存管理可能不理想。

发明内容

本发明构思的实施例提供一种其中基于被CPU和GPU共享的数据适应性地控制高速缓存一致性的异构计算系统。

根据本发明构思的一些实施例，一种异构计算系统可包括：第一处理器；第二处理器，其被配置为按次序执行从所述第一处理器卸载的多个内核，所述第一处理器和所述第二处理器是异构的；以及一致性控制器，其被配置为在所述多个内核被执行之前，基于包括在所述多个内核中的每一个中的指令的属性将所述多个内核中的每一个分类至第一组和第二组中的一组。所述一致性控制器还被配置为基于在所述多个内核中的一个内核的执行的过程中所述第一处理器与所述第二处理器之间的交互，将所述多个内核中的所述一个内核从所述第二组重新分类至所述第一组。

根据本发明构思的其它实施例，一种操作包括异构的第一处理器和第二处理器的异构计算系统的方法，该方法包括以下步骤：将多个内核从第一处理器卸载至第二处理器；基于包括在所述多个内核中的每一个中的指令的属性，将所述多个内核中的每一个分类至第一组和第二组中的一组；利用所述第二处理器按次序执行所述多个内核，其中，可按照高速缓存一致方式执行所述多个内核中属于所述第一组的第一内核，并且可按照非高速缓存一致方式执行所述多个内核中属于所述第二组的第二内核；以及基于在执行所述多个内核中的所述第二内核中的一个第二内核的过程中所述第一处理器与所述第二处理器之间的交互，将所述多个内核中的所述第二内核中的所述一个第二内核从所述第二组重新类至所述第一组。

根据本发明构思的其它一些实施例，一种异构计算系统可包括：CPU；GPU，其按次序执行从CPU卸载的多个内核；以及一致性控制器，其被配置为在所述多个内核被执行之前基于包括在所述多个内核中的每一个中的指令的属性，将所述多个内核中的每一个分类至第一组和第二组中的一组，并且还被配置为基于在多个内核中的一个内核的执行的过程中CPU与GPU之间的交互，将所述多个内核中的所述一个内核从第二组重新分类至第一组。

附图说明