[发明专利]存储器及其操作方法

权利要求书

1.一种存储器，其特征在于：包括多个存储单元，各所述存储单元包括：第一栅极结构、第二栅极结构、第三栅极结构、第一源漏区和第二源漏区；

所述第一栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；

所述第二栅极结构由形成于半导体衬底表面的第三栅介质层和多晶硅栅组成；

所述第三栅极结构由形成于半导体衬底表面的第一栅介质层、浮栅、第二栅介质层和多晶硅控制栅叠加而成；

由位于所述第一源漏区和所述第二源漏区之间的所述半导体衬底组成沟道区；

在从所述第一源漏区到所述第二源漏区的方向上，所述第一栅极结构、所述第二栅极结构和所述第三栅极结构依次横向排列在所述第一源漏区和所述第二源漏区之间的所述沟道区表面上，由所述第一栅极结构、所述第二栅极结构和所述第三栅极结构共同控制所述沟道区表面的沟道的形成；

所述第一栅极结构的多晶硅控制栅作为所述存储单元的第一控制栅；所述第二栅极结构的多晶硅栅作为所述存储单元的选择栅；所述第三栅极结构的多晶硅控制栅作为所述存储单元的第二控制栅；

所述第一栅极结构的浮栅为第一存储位，所述第三栅极结构的浮栅为第二存储位，所述第一存储位和所述第二存储位的擦除和编程操作都采用FN隧穿实现，在擦除和编程操作中所述第一源漏区和所述第二源漏区都接地，仅需对所述第一控制栅、所述选择栅和所述第二控制栅的电压进行控制就能实现对存储位的选定以及对选定的存储位进行擦除或编程；

所述第一源漏区和所述第二源漏区都由N+区组成，所述半导体衬底为P型掺杂；

对选定的所述存储单元的第一存储位进行擦除时，所述选择栅加第一正电压，所述第一控制栅加第一负电压，所述第二控制栅加第一正电压；

对选定的所述存储单元的第二存储位进行擦除时，所述选择栅加第一正电压，所述第一控制栅加第一正电压，所述第二控制栅加第一负电压；

所述存储单元对应的存储位在擦除状态具有第一阈值电压；

对选定的所述存储单元的第一存储位进行编程时，所述选择栅加第一负电压，所述第一控制栅加第一正电压，所述第二控制栅加第一负电压；

对选定的所述存储单元的第二存储位进行编程时，所述选择栅加第一负电压，所述第一控制栅加第一负电压，所述第二控制栅加第一正电压；

所述存储单元对应的存储位在编程状态具有第二阈值电压，所述第二阈值电压大于所述第一阈值电压。

2.如权利要求1所述的存储器，其特征在于：各所述存储单元进行行列排列组成阵列结构，所述阵列结构为：

在同一行中，各所述存储单元的选择栅都连接到对应的字线，各所述存储单元的第一源漏区都连接到对应的源线；

在同一列中，各所述存储单元的第一控制栅都连接到对应的第一控制线，各所述存储单元的第二控制栅都连接到对应的第二控制线，各所述存储单元的第二源漏区都连接到对应的位线；

通过对所述字线、所述第一控制线和所述第二控制线的控制实现对相应的所述存储单元的存储位的选定并实现对相应的所述存储单元的存储位的擦除或编程；

通过所述源线和所述位线实现对选定的所述存储单元的存储位的读取。

3.如权利要求1所述的存储器，其特征在于：对选定的所述存储单元的第一存储位进行读取时，所述选择栅加第二正电压，所述第一控制栅加第三正电压，所述第二控制栅加第四正电压，所述第一源漏区和所述第二源漏区之间连接一对读取电压；

所述第二正电压、所述第三正电压和所述第四正电压都小于所述第一正电压；

所述选择栅底部形成沟道对应的阈值电压为第三阈值电压，所述第二正电压大于等于所述第三阈值电压；

所述第三正电压大于等于所述第一阈值电压及小于所述第二阈值电压，所述第四正电压大于等于所述第二阈值电压。

4.如权利要求2所述的存储器，其特征在于：所述源线被相邻行的所述存储单元共用。

5.如权利要求1所述的存储器，其特征在于：所述半导体衬底为硅衬底；所述浮栅为多晶硅浮栅；所述第一栅介质层的材料为氧化层，所述第二栅介质层的材料为氧化层，所述第三栅介质层的材料为氧化层。