[发明专利]多级连半导体结构及其形成方法

说明书

本发明提供了一种级连半导体结构及其形成方法，所述级连半导体结构包括掺杂区和位于所述掺杂区上的多级连栅极，所述多级连栅极包括两个以上栅极，所述掺杂区包括多个交替分布的第一掺杂区与第二掺杂区，所述第一掺杂区位于所述栅极下方，所述第二掺杂区位于所述栅极两侧，相邻所述栅极之间设置有间隙，所述间隙为若干通孔。在本发明提供的级连半导体结构及其形成方法中，通过多级连栅极的结构使得去掉了形成于其中连接源/漏区的接触孔，从而在相邻栅极之间具有空间可形成间隙，采用若干通孔的方式通过形成在层间介质中的间隙来减小寄生电容的大小，进而提高级连半导体结构的开关性能。

技术领域

本发明涉及集成电路技术领域，特别涉及一种多级连半导体结构及其形成方法。

背景技术

随着集成电路技术的发展，对于半导体器件的要求也越来越高，其中作为开关器件的MOSFET一直在不断在改进当中。随着市场应用的要求，在现有技术中集成电路中会采用到多个MOSFET的结构，从而达到相应的技术要求。

因此，如何更好的提供一种多级连的MOSFET结构的是本领域技术人员亟待解决的一个技术问题。

发明内容

本发明的目的在于提供一种多级连半导体结构及其形成方法，以提高产品的性能。

为解决上述技术问题，本发明提供一种级连半导体结构，所述级连半导体结构包括掺杂区和位于所述掺杂区上的多级连栅极，所述多级连栅极包括两个以上栅极，所述掺杂区包括多个交替分布的第一掺杂区与第二掺杂区，所述第一掺杂区位于所述栅极下方，所述第二掺杂区位于所述栅极两侧，相邻所述栅极之间设置有间隙，所述间隙为若干通孔。

可选的，在所述级连半导体结构中，所述通孔的横截面的形状为正方形或长方形。

可选的，在所述级连半导体结构中，相邻所述栅极之间的间隔为30nm～180nm。

可选的，在所述级连半导体结构中，所述掺杂区位于埋氧层上。

可选的，在所述级连半导体结构中，所述第一掺杂区为P型掺杂区，所述第二掺杂区为N型掺杂；或者，所述第一掺杂区为N型掺杂，所述第二掺杂区为P型掺杂。

可选的，在所述级连半导体结构中，所述掺杂区的材料包括硅或锗。

本发明还提供一种多级连半导体结构的形成方法，所述多级连半导体结构的形成方法包括：

提供一半导体衬底，所述半导体衬底上具有掺杂区，在所述掺杂区上形成多极连栅极，所述多极连栅极包括两个以上栅极；

对所述掺杂区进行掺杂形成多个交替分布的第一掺杂区与第二掺杂区，所述第一掺杂区位于所述栅极下方，所述第二掺杂区位于所述栅极两侧；

形成层间介质层覆盖所述栅极，在相邻所述栅极之间的所述层间介质层中形成间隙，所述间隙为若干通孔。

可选的，在所述级连半导体结构的形成方法中，所述通孔的横截面的形状为正方形或长方形。

可选的，在所述级连半导体结构的形成方法中，所述第一掺杂区为P型掺杂，所述第二掺杂区为N型掺杂；或者，所述第一掺杂区为N型掺杂，所述第二掺杂区为P型掺杂。

可选的，在所述级连半导体结构的形成方法中，还包括：在形成间隙后进行硅酸乙酯的沉积工艺形成二氧化硅层。

综上所述，在本发明提供的级连半导体结构及其形成方法中，通过多级连栅极的结构使得去掉了形成于其中连接源/漏区的接触孔，从而在相邻栅极之间具有空间可形成间隙，采用若干通孔的方式通过形成在层间介质中的间隙来减小寄生电容的大小，进而提高级连半导体结构的开关性能。

附图说明

图1是本发明实施例的多级连半导体结构的剖面结构示意图；