[发明专利]一种SiC基DMOSFET器件及其制备方法

说明书

本发明涉及半导体领域，提供一种SiC基DMOSFET器件及其制备方法，包括SiC外延材料基片、有源掺杂区、JFET掺杂区、JFET沟槽氧化物、栅电极接触、源电极接触与漏电极接触，SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n‑型漂移层，有源掺杂区包括p well区、n++型源区与p++型基区，JFET掺杂区开设有第一沟槽，JFET沟槽氧化物覆盖于第一沟槽、JFET掺杂区以及p well区，栅电极接触位于JFET沟槽氧化物的上表面，绝缘物质层位于栅电极接触的上表面且填充空隙，源电极接触位于绝缘物质层的上表面，漏电极接触位于n++型衬底基片的下表面。本发明的优点在于用于降低SiC基DMOSFET器件的JFET电阻与米勒电荷，从而提高该SiC基DMOSFET器件的高频优值。

技术领域

本发明涉及半导体领域，具体地涉及一种SiC基DMOSFET器件及其制备方法。

背景技术

碳化硅(SiC)材料的物理和电学特性相比于传统的Si材料具有明显的优势。SiC具有禁带宽、热导率高、击穿场强高、饱和电子漂移速率高等特点，同时还兼具有极好的物理及化学稳定性、极强的抗辐照能力和机械强度等。因此，基于宽禁带SiC材料的电子器件可用于高温、大功率、高频、高辐射等电力电子领域，并能够充分发挥SiC基器件在节能减排方面所占据的重要优势和突出特点。

SiC金属-氧化物-半导体场效应晶体管(MOSFET)功率器件在商业化进程上已经很成熟，尤其以平面栅结构的MOSFET为主流，即DMOSFET。尽管如此,SiC基DMOSFET器件在栅介质层的可靠性等方面遇到了较大挑战，其中主要的原因是热氧化SiC衬底而形成的SiO2层与SiC衬底之间有较多的界面态，这些界面态在高温高场下俘获或者发射电子，不利于器件的电学稳定性。

一方面，为了提高SiC基DMOSFET器件的栅氧化层可靠性，设计者会采用减小相邻p阱之间距离的方法来提高其屏蔽作用，然而由此导致JFET电阻的升高，不利于器件导通电阻的降低。另一方面，SiC基DMOSFET器件用于高频领域时，米勒电荷决定了其开关损耗的高低，因此要解决如何降低该器件的米勒电荷。

发明内容

本发明要解决的技术问题，在于提供一种SiC基DMOSFET器件及其制备方法，用于降低SiC基DMOSFET器件的JFET电阻与米勒电荷，从而提高该SiC基DMOSFET器件的高频优值。

本发明是这样实现的：

一种SiC基DMOSFET器件，包括SiC外延材料基片、有源掺杂区、JFET掺杂区、JFET沟槽氧化物、栅电极接触、源电极接触与漏电极接触，所述SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n-型漂移层，所述n+型缓冲层位于所述n++型衬底基片的上表面，所述n-型漂移层位于所述n+型缓冲层的上表面，所述有源掺杂区包括p well区、n++型源区与p++型基区，所述n++型源区内置于所述p well区，所述p++型基区内置于所述n++型源区且与所述p well区连接；

复数个所述p well区周期排列于所述n-漂移层的上表面，所述JFET掺杂区位于相邻的所述p well区之间，所述JFET掺杂区开设有第一沟槽，所述JFET沟槽氧化物覆盖于所述第一沟槽、所述JFET掺杂区以及所述p well区，所述栅电极接触位于所述JFET沟槽氧化物的上表面，相邻的所述栅电极接触设有空隙，所述绝缘物质层位于所述栅电极接触的上表面且填充所述空隙，所述源电极接触位于所述绝缘物质层的上表面、且向下穿透与所述n++型源区以及所述p++型基区连接，所述漏电极接触位于所述n++型衬底基片的下表面。

进一步地，所述栅电极接触开设有第二沟槽，所述第二沟槽位于所述第一沟槽，所述绝缘物质层填充所述第二沟槽。

进一步地，所述栅电极接触为多晶硅栅电极接触，所述源电极接触为金属源电极接触，所述漏电极接触为金属漏电极接触。

一种SiC基DMOSFET器件的制备方法，包括：