[发明专利]基于FPGA实现的翅膀数量随机切换的混沌信号发生器

权利要求书

1.一种基于FPGA实现的翅膀数量随机切换的混沌信号发生器，其特征在于：包括用于产生非线性函数的非线性模块；用于控制非线性模块产生的非线性函数，完成翅膀数目的随机切换的翅膀数量随机切换控制器模块，翅膀数量随机切换控制器模块的输出端与非线性模块的输入端相连；用于生成洛伦兹方程的逻辑运算模块，逻辑运算模块的输入端与非线性模块的输出端相连；用于将数据暂存的寄存器模块，寄存器模块的输入端与逻辑运算模块的输出端相连，寄存器模块的输出端与翅膀数量随机切换控制器模块的输入端连接；用于将数字信号转换成模拟信号并接入示波器显示的AD转换驱动模块，AD转换驱动模块的输入端与寄存器模块的输出端相连，AD转换驱动模块的输出端连接示波器；寄存器模块输出的x和z信号传入翅膀数量随机切换控制器模块产生合成信号，合成信号传入非线性模块，再传入逻辑运算模块最终通过x、y和z三通道信号传给寄存器模块，寄存器模块接收并输出x、y和z三通道信号，最终通过AD转换驱动模块接收并传入示波器得到最终波形。

2.根据权利要求1所述的基于FPGA实现的翅膀数量随机切换的混沌信号发生器，其特征在于：所述非线性模块包括产生非线性函数f(x)的第一非线性模块和产生非线性函数g(z)的第二非线性模块；

所述翅膀数量随机切换控制器模块包括控制第一非线性模块的第一控制器C_M、控制第二非线性模块的第二控制器C_N、加法器ADD_MM、加法器ADD_NN；

寄存器模块输出的x信号中取最低位3bit数据与常数3送入加法器ADD_MM得到合成信号M，M为正整数；

寄存器模块输出的z信号中取最低位3bit数据与常数3送入加法器ADD_NN得到合成信号N，N为正整数；

第一控制器C_M和第二控制器C_N每间隔一段时间得到合成信号M和N，并分别传入第一非线性模块和第二非线性模块，通过逻辑运算模块和寄存器模块，最终控制翅膀数目，输出(M+3)x(N+3)翼。

3.根据权利要求2所述的基于FPGA实现的翅膀数量随机切换的混沌信号发生器，其特征在于：所述第一非线性模块包括M_MAX+3个加法器、M_MAX个符号函数电路、M_MAX+1个常数、M_MAX个开关和第一增益单元；所述M_MAX+3个加法器分别记为加法器ADD₀、加法器ADD₁、加法器ADD₂、加法器ADD₃、加法器ADD₄…加法器ADD_MMAX和加法器ADD_out1和加法器ADD_out2；所述M_MAX个符号函数电路分别记为符号函数电路SGN₁、符号函数电路SGN₂、符号函数电路SGN₃、符号函数电路SGN₄…符号函数电路SGN_MMAX；开关分别记为开关M₁、开关M₂、开关M₃、开关M₄...开关M_MMAX；M_MAX+1个常数分别为0，-2、-4、-6、…-2(M_MAX-1)和常数-1；

寄存器模块输出的x信号记为input(x)信号并作为第一非线性模块的输入端，input(x)信号与第一增益单元的输入端连接；

所述第一增益单元的输出端与加法器ADD₁的第一输入端连接；所述常数0与加法器ADD₁的第二输入端连接；所述加法器ADD₁的输出端与符号函数电路SGN₁的输入端连接；所述开关M₁的输入端与符号函数电路SGN₁的输出端连接，所述开关M₁的输出端与加法器ADD₀的输入端连接；

所述第一增益单元的输出端与加法器ADD₂的第一输入端连接；所述常数-2与加法器ADD₂的第二输入端连接；所述加法器ADD₂的输出端与符号函数电路SGN₂的输入端连接；所述开关M₂的输入端与符号函数电路SGN₂的输出端连接；所述开关M₂的输出端与加法器ADD₀的输入端连接；

所述第一增益单元的输出端与加法器ADD₃的第一输入端连接；所述常数-4与加法器ADD₃的第二输入端连接；所述加法器ADD₃的输出端与符号函数电路SGN₃的输入端连接；所述开关M₃的输入端与符号函数电路SGN₃的输出端连接；所述开关M₃的输出端与加法器ADD₀的输入端连接；

所述第一增益单元的输出端与加法器ADD₄的第一输入端连接；所述常数-6与加法器ADD₄的第二输入端连接；所述加法器ADD₂的输出端与符号函数电路SGN₄的输入端连接；所述开关M₄的输入端与符号函数电路SGN₄的输出端连接；所述开关M₄的输出端与加法器ADD₀的输入端连接；

依次类推，所述第一增益单元的输出端与加法器ADD_MAX的第一输入端连接；所述常数-2(M_MAX-1)与加法器ADD_MAX的第二输入端连接；所述加法器ADD_MAX的输出端与符号函数电路SGN_MAX的输入端连接；所述开关M_MAX的输入端与符号函数电路SGN_MAX的输出端连接；所述开关M_MAX的输出端与加法器ADD₀的输入端连接；

所述input(x)信号与加法器ADD_out2的第一输入端连接；所述合成信号M与加法器ADD_out1的第一输入端连接，所述常数-1与加法器ADD_out1的第二输入端连接；加法器ADD_out1的输出端与加法器ADD_out2的第二输入端连接，所述加法器ADD₀的输出端与加法器ADD_out2的第三输入端连接；加法器ADD_out2的输出端作为第一非线性模块的输出端；

第一非线性模块通过第一控制器C_M送入的M，判断M是否≥M_max，若是则闭合对应的开关，从而控制非线性函数f(x)中的累积值，即控制x方向上的翼数。