[发明专利]硬件实时模拟多通路多种类通信协议芯片系统、方法及介质

权利要求书

1.一种硬件实时模拟多通路多种类通信协议芯片系统，其特征在于，包括：

系统交互模块：完成与被测系统的连接，实时监控被测系统的控制指令；

FPGA内部PL逻辑模块：完成协议芯片硬件加速；

FPGA内部ARM1模块：实现多协议芯片功能；

FPGA内部ARM0模块：实现与上位机交互，实现多协议芯片控制及数据交互；

上位机软件平台模块：实现多协议芯片功能定制、模拟芯片实时数据监控及控制；

所述系统交互模块支持与传统LOCAL BUS总线标准进行交互，支持与千兆网络进行交互，支持与光纤、SRIO总线进行交互；

所述FPGA内部PL逻辑模块包括：

与被测系统交互硬件模块组：通过IP方式实现链路层到MAC层数据解析，完成与被测系统的数据交互；

并行可实时动态配置多SRAM/FIFO模块组：模拟协议芯片寄存器及数据缓存；

高速ACP DMA通道模块：当所模拟芯片有信息需通知FPGA内部ARM进行处理时，通过高速ACP DMA通道进行传输，直接映射FPGA内部ARM中内存；

中断控制模块组：完成与被测系统及与FPGA内部ARM的中断处理；

所述与被测系统交互硬件模块组包括：

以太网MAC及PHY核模块：实现以太网链路层到MAC层数据解析；

光纤及SRIO接口的MAC及PHY核模块：实现SRIO链路层到MAC层数据解析；

LOCAL BUS总线滤波、采样、解析、传输核模块：实现传统并行总线数据解析；

所述并行可实时动态配置多SRAM/FIFO模块组包括：

空间分配模块：在硬件FPGA中开辟一块预设大小的空间BLOCK RAM作为所模拟芯片寄存器及FIFO存储器的存储空间；

模拟协议芯片寄存器模块：开辟预设数量的可动态配置并行SRAM存储器，统一由上位机进行配置、申请或销毁，各SRAM存储器根据所模拟的协议芯片实时性的不同，优先级不同，采取并行竞争的方式操作BLOCK RAM，确保高优先级模拟芯片优先处理，当有多个所模拟的协议芯片优先级相同时，采用时分方式进行操作；

模拟协议芯片数据空间模块：开辟预设数量的可动态配置并行FIFO存储器，统一由上位机进行配置、申请或销毁，各FIFO存储器经过环境缓存处理映射进BLOCK RAM中，根据所模拟的协议芯片实时性的不同，优先级不同，采取并行竞争的方式操作BLOCK RAM，确保高优先级模拟芯片优先处理，当有多个所模拟的协议芯片优先级相同时，采用时分方式进行操作；

所述中断控制模块组包括：

与被测系统的中断处理模块：传统中断方式、SRIO的门铃中断方式、SRIO的消息中断方式、千兆网络的自定义协议帧方式；

与FPGA内部ARM1的中断处理模块：采用FIQ中断方式，确保所模拟芯片实时处理需求；

所述FPGA内部ARM1模块：

根据被测系统传输的控制芯片指令，监控相应寄存器信息并修改相应寄存器信息；

根据被测系统传输的数据，获取相应FIFO存储器的数据并传输至上位机；

根据上位机传输的控制芯片指令，修改相应寄存器的信息；

根据上位机传输的数据，填写相应FIFO存储器及对应寄存器的信息；

所述FPGA内部ARM1模块还包括：

ACP DMA通道监控模块：实时监控ACP DMA通道内存映射数据，根据接收数据中的控制字段，转入预设数量的模拟协议芯片处理的子函数中，从FPGA内部PL逻辑的预设数量的SRAM存储器或FIFO存储器中获取寄存器信息及数据帧，完成相应协议芯片的处理，将处理后数据通过FPGA内部ARM传输至上位机；

所述FPGA内部ARM0模块：

运行PETELINUX，通过网络与上位机进行交互，通过OCM与FPGA内部ARM进行交互，并可实时更新FPGA内部ARM中的C语言代码，以完成不同模拟协议芯片的定制功能；

所述上位机软件平台模块提供可视化模拟芯片定制，通过TCP/IP协议与FPGA进行数据交互及数据监控和控制。