[发明专利]一种半导体器件及形成方法

说明书

本发明实施例提供了一种半导体器件及形成方法。本发明实施例通过采用自对准双重图案工艺在所述第一区域形成第一伪栅结构，在所述第二区域形成第二伪栅结构，且所述第二伪栅结构的宽度大于所述第一伪栅结构的宽度，由此，使形成的第二栅极结构的宽度大于所述第一栅极结构的宽度，提高半导体器件的性能。

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件及形成方法。

背景技术

随着集成电路的发展，集成芯片的尺寸不断减小，对于器件的结构的要求也越来越高。在先进的集成电路中，传统的平面结构器件已经很难满足电路设计的需要。因此，非平面结构的器件应运而生，包括绝缘体上硅(SOI，Silicon On Insulator)、双栅、多栅以及鳍式场效应晶体管(Fin Field-Effect Transistor，Fin-FET)等。

然而，现有的半导体器件的性能还有待提高。

发明内容

有鉴于此，本发明实施例提供了一种半导体器件及形成方法，能够提高半导体器件的性能。

本发明实施例提供一种半导体器件的形成方法，所述方法包括：

提供半导体衬底，所述半导体衬底包括用于形成第一晶体管的第一区域以及用于形成第二晶体管的第二区域；

采用自对准双重图案工艺在所述第一区域形成第一伪栅结构，在所述第二区域形成第二伪栅结构，所述第一伪栅结构包括多晶硅结构，所述第二伪栅结构包括多晶硅结构和至少覆盖所述多晶硅结构一侧的氧化层；

形成侧墙，所述侧墙覆盖所述第一伪栅结构外壁和所述第二伪栅结构外壁；

去除所述第一伪栅结构和所述第二伪栅结构；

在所述第一伪栅结构原来所在位置形成第一栅极结构，在所述第二伪栅结构原来所在位置形成第二栅极结构，其中，所述第二栅极结构的宽度大于所述第一栅极结构的宽度。

进一步地，所述采用自对准双重图案工艺在所述第一区域形成第一伪栅结构，在所述第二区域形成第二伪栅结构具体为：

在所述第一区域和所述第二区域形成依次叠置的多晶硅层、硬掩膜层以及牺牲层；

图案化所述牺牲层以形成多个间隔排列的核心体；

形成覆盖所述核心体两侧的间隙壁；

去除所述核心体；

以所述间隙壁为掩膜刻蚀所述多晶硅层和硬掩膜层，以形成所述第一伪栅结构；

在所述第二区域中形成覆盖所述第一伪栅结构两侧的氧化层，以形成第二伪栅结构。

进一步地，所述采用自对准双重图案工艺在所述第一区域形成第一伪栅结构，在所述第二区域形成第二伪栅结构具体为：

在所述第一区域和所述第二区域形成依次叠置的多晶硅层、硬掩膜层以及牺牲层；

图案化所述牺牲层以形成多个间隔排列的核心体；

形成覆盖所述核心体两侧的间隙壁；

刻蚀未被所述核心体和所述间隙壁覆盖的所述硬掩膜层和所述多晶硅层，以形成所述第一伪栅结构的第一侧面；

形成覆盖所述第一伪栅结构的第一侧面的氧化层；

刻蚀所述核心体和所述核心体下方的所述硬掩膜层和所述多晶硅层，以形成第一伪栅结构的第二侧面；

形成覆盖所述第一伪栅结构第二侧面的氧化层，以在所述第一区域和所述第二区域形成包括氧化层和第一伪栅结构的第二伪栅结构；

去除第一区域中的所述氧化层以形成第一伪栅结构。