[发明专利]多芯片半导体封装件

说明书

半导体封装件包括：第一管芯；第一再分布结构，位于第一管芯上，第一再分布结构与第一管芯共末端；第二管芯，位于第一管芯上，第一管芯的第一部分延伸超出第二管芯的横向范围；导电柱，位于第一管芯的第一部分上并且与第二管芯横向相邻，导电柱电耦合到第一管芯；模制材料，位于第一管芯、第二管芯和导电柱周围；以及第二再分布结构，位于模制材料上，第二再分布结构电耦合到导电柱和第二管芯。本发明的实施例还涉及多芯片半导体封装件。

技术领域

本发明的实施例涉及多芯片半导体封装件。

背景技术

由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体工业经历了快速增长。在大多数情况下，集成密度的这种改进来自于最小部件尺寸的反复减小，这允许将更多组件集成到给定区域中。随着最近对更小电子器件的需求增长，对半导体管芯的更小和更有创意的封装技术的需求不断增长。

随着半导体技术的进一步发展，堆叠半导体器件(例如，3D集成电路(3DIC)封装件)已经成为进一步减小半导体器件的物理尺寸的有效替代方案。在堆叠半导体器件中，在不同的半导体晶圆上制造诸如逻辑、存储器、处理器电路等的有源电路。两个或多个半导体组件可以彼此叠置地安装，以进一步减小半导体器件的形状因数。

先进封装技术的高度集成使得能够生产具有增强功能和小的占用面积的半导体器件，这对于诸如移动电话、平板电脑和数字音乐播放器的小型器件是有利的。另一个优点是连接半导体器件内的互操作部分的导电路径的长度缩短。这改善了半导体器件的电性能，因为电路之间的互连的较短路由产生了更快的信号传播并且降低了噪声和串扰。

发明内容

本发明的实施例提供了一种半导体封装件，包括：第一管芯；第二管芯，附接到所述第一管芯，所述第一管芯的第一部分延伸超出所述第二管芯的横向范围；导电柱，位于所述第一管芯的第一部分上并且与所述第二管芯横向相邻，所述导电柱电耦合到所述第一管芯；模制材料，位于所述第一管芯、所述第二管芯和所述导电柱周围；以及第一再分布结构，位于所述模制材料上，所述第一再分布结构电耦合到所述导电柱和所述第二管芯。

本发明的另一实施例提供了一种半导体封装件，包括：第一管芯；第二管芯，位于所述第一管芯上；第一再分布结构，位于所述第一管芯和所述第二管芯之间，所述第一再分布结构电耦合到所述第一管芯，所述第一再分布结构的侧壁与所述第一管芯的侧壁对准；导电柱，位于所述第一再分布结构上并且与所述第一再分布结构电耦合；以及模制材料，围绕所述第一管芯、所述第二管芯、所述第一再分配结构和所述导电柱，其中，所述第一管芯的第一部分位于所述第二管芯下方，并且所述第一管芯的第二部分位于所述模制材料的部分下方。

本发明的又一实施例提供了一种形成半导体器件的方法，包括：在第一管芯的第一侧上形成第一再分布结构；在所述第一再分布结构上形成导电柱，所述导电柱电耦合到所述第一再分布结构；将所述第一管芯的与第一侧相对的第二侧附接到载体；将第二管芯附接到所述第一再分配结构，其中，在附接所述第二管芯之后，所述第二管芯的部分延伸超出所述第一管芯的横向范围；以及在所述载体上与所述第一管芯、所述第二管芯、所述第一再分配结构和所述导电柱周围形成模制材料。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A和图1B示出了一些实施例中的各种半导体管芯的输入/输出(I/O)焊盘的布局。

图2至图10、图11A和图11B示出了根据一个实施例的处于各个制造阶段的半导体器件的各个截面图。

图12示出了一个实施例中的半导体器件的截面图。

图13至图19示出了根据一个实施例的处于各个制造阶段的半导体器件的截面图。