[发明专利]神经形态的符码处理器及操作所述符码处理器的方法

说明书

本发明提供了一种神经形态的符码处理器及操作符码处理器的方法以进行符码处理，该神经形态的符码处理器包含以多个汇流排线连接的多个可规划非易失性存储器阵列的网路。相较于范纽曼型运算架构是应用多个运算来进行符码向量操控，本发明神经形态的符码处理器系根据储存于所述非易失性存储器阵列的已规划符码来处理输入符码。相较于现有计算机处理器的运算方法，本发明神经形态的符码处理器，类似于大脑处理器，平行地应用单步骤前馈处理，使得功率能大幅降低。

技术领域

本发明是有关于一种符码处理器，包含以汇流排线(bus-lines)连接的多个非易失性存储器(non-volatile memory，NVM)阵列(array)的网路(network)。特别地，包含多个数字感知器(digital perceptron)的非易失性存储器阵列处理输入内容符码以产生回应符码(已揭露于中华人民共和国专利申请号CN 201710116690.0，上述专利的内容在此被整体引用作为本说明书内容的一部份)，以及包含多个可规划互连矩阵(configurableinterconnection matrix，CIM)(已揭露于中华人民共和国专利公告号CN 103839583B，上述专利的内容在此被整体引用作为本说明书内容的一部份)的非易失性存储器阵列在所述数字感知器之间连接汇流排线以形成多个符码处理器的网路。类似于突触路径(synapticpath)的发射(firing)与传播以及生物大脑神经形态结构中的回路(loop)，在所述已规划非易失性存储器阵列的网路中，平行地启动(activate)及传播多个符码。

背景技术

由计算机执行的现代化数字运算中，是将代表符码符号(code symbol)的二进位数据馈入至中央处理单元(central processor unit，CPU)的逻辑闸(logic gate)以进行符码操控。特别地，如图1显示所谓的范纽曼型运算架构(Von Neumann computingarchitecture)中，中央处理单元(CPU)10根据储存于主存储器11的指令符码及数据符码，执行逻辑操作。该CPU 10包含一主存储器11、一算术与逻辑单元(arithmetic and logicunit)12(进行符码加法及乘法的特殊逻辑操作)、至少一输出/输入装置13及一程序控制单元14。所述指令符码及数据符码储存于该主存储器11的指定区域，并由存储器地址符码所存取。在运算行程(computation process)之前，根据储存在主存储器11中起始指令符码，由该程序控制单元14初始设定该CPU 10。之后，根据从该主存储器11传送至该程序控制单元14的循序指令符码，该算术与逻辑单元12处理通过地址符码从该主存储器11读出的数据符码，再将处理过后的数据符码通过地址符码回存至该存储器11。一般而言，该CPU 10的数字逻辑运算行程就是一同步时脉内，执行一组储存于该主存储器11中的预先写入的循序指令符码及数据符码。

数字运算所消耗的功率可利用数学式表示为P～f×C×V_DD²，其中f表示时脉频率、C表示主动(active)电路总电容值(capacitance)以及V_DD表示数字电路的正供电电压。因此，跑一个运算程序所需的能量正比于完成该组指令的时脉步骤(clock steps)的数目。各指令步骤包含从主存储器11撷取(fetch)指令符码与数据符码、于该算术与逻辑单元12中执行微操作(micro-operation)、以及将结果数据回存该主存储器11或输出至该输出输入装置13。完成一组指令所需的总运算能量正比于存储器存取的频率以及充电/放电汇流排线与主动电路(暂存器(register)、逻辑闸(gate)及多工器(multiplexer))的总电容。要完成该计算处理步骤的存储器存取频率越高，数字信号处理器就必需消耗越多能量及处理时间。