[发明专利]快速启动电路、自适应锁相环及快速启动方法

说明书

本发明提供一种快速启动电路、自适应锁相环及快速启动方法，包括：频率比较模块，用于比较参考时钟及反馈时钟的频率，并输出频差信号；下拉模块，连接于频率比较模块的输出端，当反馈时钟的频率小于参考时钟的频率，且反馈时钟与参考时钟的频率差值大于设定值时，拉低锁相环电路的压控振荡器输入信号。在压控振荡器输出时钟的频率距离目标频率比较远时，开启快速启动电路，加速锁相环启动过程；在压控振荡器输出频率接近目标频率时，关闭快速启动电路，依靠锁相环本身的负反馈环路稳定到目标频率。本发明能够在锁相环上电之后自动运转，不需要额外的控制信号；且启动后依靠锁相环本身的负反馈环路稳定到目标频率，减小输出频率的过冲。

技术领域

本发明涉及半导体集成电路设计技术领域，特别是涉及一种快速启动电路、自适应锁相环及快速启动方法。

背景技术

随着半导体工艺尺寸不断缩小和系统复杂性提升，芯片工作频率不断提高，为了确保芯片工作的稳定性，对于芯片级时钟的频率和质量要求越来越高。锁相环(PhaseLocked Loop，PLL)作为片上系统(System-on-a-Chip，SoC)的一种时钟源，广泛应用于各种SoC芯片中。

锁相环将振荡信号的反馈时钟和参考时钟的相位、频率进行比较，比较结果再去控制内部振荡信号的频率和相位，通过环路的调整使反馈时钟和参考时钟的相位锁定，达到频率锁定的目的。自适应锁相环是自偏置的电路，难以摆脱简并态，存在启动时间长或者频率过冲大的问题。

因此，如何减小现有锁相环的启动时间和频率过冲问题，已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种快速启动电路、自适应锁相环及快速启动方法，用于解决现有技术中锁相环的启动时间长、频率过冲大等问题。

为实现上述目的及其他相关目的，本发明提供一种快速启动电路，应用于锁相环电路，所述快速启动电路至少包括：

频率比较模块，连接所述锁相环电路的参考时钟及反馈时钟，用于比较所述参考时钟及所述反馈时钟的频率，并输出频差信号；

下拉模块，连接于所述频率比较模块的输出端，当所述反馈时钟的频率小于所述参考时钟的频率，且所述反馈时钟的频率与所述参考时钟的频率差值大于设定值时，基于所述频差信号拉低所述锁相环电路的压控振荡器输入信号，进而加速所述锁相环电路的启动。

可选地，所述下拉模块包括与非逻辑单元、第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管及第一电容；所述与非逻辑单元的输入端分别连接所述参考时钟及所述频差信号；所述第一、第二、第三及第四晶体管依次串联，所述第一晶体管的源极连接工作电源，所述第四晶体管的源极接地；所述第一、第二晶体管的栅极连接所述与非逻辑单元的输出端，所述第三晶体管的栅极连接所述频差信号，所述第四晶体管的栅极连接所述第三晶体管与所述第四晶体管的连接节点；所述第五晶体管与所述第六晶体管串联，所述第五晶体管的漏极连接所述压控振荡器的输入端，所述第六晶体管的源极接地；所述第五晶体管的栅极连接所述频差信号，所述第六晶体管的栅极连接所述第三晶体管与所述第四晶体管的连接节点；所述第一电容并联于所述第一晶体管的源极和漏极之间。

更可选地，所述第一晶体管为P型晶体管，所述第二、第三、第四、第五、第六晶体管为N型晶体管。

可选地，所述下拉模块包括第七晶体管及第一电阻；所述第七晶体管的漏极连接所述压控振荡器的输入端，栅极连接所述频差信号，源极经所述第一电阻后接地。

更可选地，所述第七晶体管为N型晶体管。

可选地，所述设定值包括所述参考时钟频率的5％～35％。

为实现上述目的及其他相关目的，本发明还提供一种自适应锁相环，所述自适应锁相环至少包括：锁相环电路及上述快速启动电路；