[发明专利]一种基于FPGA的间隔均分装置及IP核

说明书

本申请公开了一种基于FPGA的间隔均分装置及IP核，包括：间隔计数模块，用于对待均分间隔值进行计数输出；与间隔计数模块连接的均分计算模块，用于确定均分值和修正值；与均分计算模块连接的并以修正值为模的修正计数模块，用于产生修正脉冲，并对修正脉冲进行计数输出，以实现对均分过程产生的偏差进行修正；与均分计算模块和修正计数模块连接的并以均分值为模的均分计数模块，用于产生均分脉冲，并对均分脉冲进行计数输出；其中，间隔计数模块、修正计数模块和均分计数模块均为基于FPGA的计数器构建的，均分计算模块为基于FPGA的除法器构建的。本申请能够有效提高时间均分精度，且无需占用过多资源。

技术领域

本发明涉及同步技术领域，特别涉及一种基于FPGA的间隔均分装置及IP核。

背景技术

随着计算机和智能设备的发展，网络通信的速率越来越快，很多应用场景中设备之间组网通信、对时同步的精度要求越来越高，特别是在测量和控制应用等领域。间隔均分是将实时的脉冲间隔值均分成D份，并保证稳定与精度，是测控、通信等领域中常用的功能。

目前间隔均分功能大多采用硬件资源或需要硬件资源参与实现，但其实现方式，要么难以保证均分的精度，要么实现方式过于复杂，资源占用较多。

发明内容

有鉴于此，本发明的目的在于提供一种基于FPGA的间隔均分装置及IP核，能够有效提高时间均分精度，并且无需占用过多资源。其具体方案如下：

第一方面，本申请公开了一种基于FPGA的间隔均分装置，包括：

间隔计数模块，用于对待均分间隔值进行计数输出；

与所述间隔计数模块连接的均分计算模块，用于确定均分值和修正值；

与所述均分计算模块连接的并以所述修正值为模的修正计数模块，用于产生修正脉冲，并对所述修正脉冲进行计数输出，以实现对均分过程产生的偏差进行修正；

与所述均分计算模块和所述修正计数模块连接的并以所述均分值为模的均分计数模块，用于产生均分脉冲，并对所述均分脉冲进行计数输出；

其中，所述间隔计数模块、所述修正计数模块和所述均分计数模块均为基于FPGA的计数器构建的，所述均分计算模块为基于FPGA的除法器构建的。

可选的，所述间隔计数模块，具体用于当秒脉冲信号到来时，将此时自身的计数值确定为当前秒的待均分间隔值，然后输出所述待均分间隔值，并进行清零和重新计数。

可选的，所述均分计算模块，具体用于将所述间隔计数模块输出的所述待均分间隔值除以预设的均分份数，得到第一余数和用作均分值的第一商值；将所述待均分间隔值除以所述第一余数，得到第二余数和用作修正值的第二商值。

可选的，所述修正计数模块，具体用于在时钟递增过程中，当自身的计数值大于或等于所述修正值，则清零并重新计数，并输出修正脉冲。

可选的，所述均分计数模块，用于在时钟递增过程中，当获取到所述修正计数模块输出的所述修正脉冲时，则在对应的一个时钟周期内停止计数；当自身的计数值大于或等于所述均分值，则清零并重新计数，并输出均分脉冲。

可选的，所述均分计数模块，还用于在秒脉冲信号到来时，清零并重新计数，同时输出均分脉冲。

可选的，所述间隔均分装置，还包括：

参数更新单元，用于对所述均分份数进行更新。

可选的，所述参数更新单元，具体用于通过预设的参数输入接口，获取参数更新信息，利用所述参数更新信息对所述均分份数进行更新。

第二方面，本申请公开了一种IP核，所述IP核为对前述公开的间隔均分装置进行封装后得到。