[发明专利]半导体结构及其制造方法

说明书

本发明提供了一种半导体结构及其制造方法，所述制造方法包括如下步骤：提供一表面形成有源区的半导体衬底；在半导体衬底上形成沟槽且沟槽的相对侧边分别形成连接沟槽的源/漏；在沟槽中形成栅极，栅极与沟槽之间还形成有栅介质层；部分去除栅极与源/漏重叠区域之间的栅介质层；在栅极的上方沉积隔离层，以于栅极与源/漏重叠区域之间形成密闭的空隙层。本发明通过在晶体管的栅漏交叠区引入空隙层取代栅介质层，减小了栅漏电压，有效地抑制了栅致漏极漏电流，从而提高了器件可靠性并减少了器件功耗，使DRAM器件的数据保存及读写性能得到了提升。

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种半导体结构及其制造方法。

背景技术

DRAM(Dynamic Random Access Memory)，即动态随机存取存储器，是一种广泛应用的存储器件。随着对DRAM储存容量的要求不断提高，晶圆单位面积上的器件密度随之增加，设计特征尺寸随之减小。为了确保DRAM器件不断做小时，储存单元的数据保存时间以及刷新特性仍能达到设计要求，在DRAM器件的设计中，字线结构的开发与优化是其中的重要环节。

目前，在现有的DRAM字线结构中，在栅漏交叠区的栅极(gate)金属层和漏极(drain)掺杂区之间有栅氧化层进行隔离。当栅漏交叠区的栅漏电压较大时，交叠区界面附近硅衬底中的电子在价带和导带之间发生带间隧穿(band-to-band tunneling)，进而形成漏电流，即栅致漏极漏电流(GIDL,gate-induced drain leakage)。栅致漏极漏电流会随着器件尺寸减小、栅氧化层减薄而愈加显著。栅致漏极漏电流过大会降低器件可靠性并增加器件功耗，对DRAM器件的数据保存及读写造成不良影响。

因此，有必要提出一种新的半导体结构及其制造方法，解决上述问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制造方法，用于解决现有技术中因栅致漏极漏电流过大而影响半导体器件可靠性和功耗的问题。

为实现上述目的及其它相关目的，本发明提供了一种半导体结构的制造方法，其特征在于，包括如下步骤：

提供一半导体衬底，所述半导体衬底的表面形成有源区；

在所述有源区上设置沟槽，所述沟槽的相对侧边分别形成有源/漏，所述源/漏连接到所述沟槽；

在所述沟槽中形成栅极，所述栅极与所述沟槽之间还形成有栅介质层；

部分去除所述栅极与所述源/漏重叠区域之间的所述栅介质层；

在所述栅极的上方沉积隔离层，以于所述栅极与所述源/漏重叠区域之间形成密闭的空隙层。

作为本发明的一种可选方案，所述空隙层的底部至少不低于所述源/漏的底部。

作为本发明的一种可选方案，所述栅极的顶部高于所述源/漏的底部且低于所述沟槽的顶部。

作为本发明的一种可选方案，所述空隙层的顶部至少不高于所述栅极的顶部。

作为本发明的一种可选方案，所述隔离层的顶部与所述沟槽的顶部齐平；所述隔离层的底部与所述栅极的顶部齐平。

作为本发明的一种可选方案，所述半导体衬底包含P型半导体衬底，所述源/漏包含N型掺杂源/漏。

本发明还提供了一种半导体结构，包括：

半导体衬底，所述半导体衬底的表面形成有有源区；

沟槽，位于所述有源区上，所述沟槽的相对侧边分别形成有源/漏，所述源/漏连接到所述沟槽；

栅极，位于所述沟槽中；