[发明专利]一种常关型SiC基DMOSFET器件及其制备方法

说明书

本发明涉及半导体领域，提供一种常关型SiC基DMOSFET器件及其制备方法，包括SiC外延材料基片、2D高迁移率电传输层、p well区、p+型超短沟道层、n++型掺杂区、p++型掺杂区、栅介质、栅电极接触、源电极接触、漏电极接触、绝缘物质层与pad金属层，SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n‑型漂移层，n+型缓冲层位于n++型衬底基片的上表面，n‑型漂移层位于n+型缓冲层的上表面；2D高迁移率电传输层位于n‑型漂移层的上表面，p well区设于此两层之间，分裂的栅电极接触位于栅介质的上表面，源电极接触位于n++型掺杂区与p++型掺杂区的上表面，漏电极接触位于n++型衬底基片的下表面。本发明的优点用于降低SiC基DMOSFET器件的沟道电阻与米勒电荷，从而提高其高频优值。

技术领域

本发明涉及半导体领域，具体地涉及一种常关型SiC基DMOSFET器件及其制备方法。

背景技术

碳化硅(SiC)材料的物理和电学特性相比于传统的Si材料具有明显的优势。SiC具有禁带宽、热导率高、击穿场强高、饱和电子漂移速率高等特点，同时还兼具有极好的物理及化学稳定性、极强的抗辐照能力和机械强度等。因此，基于宽禁带SiC材料的电子器件可用于高温、大功率、高频、高辐射等电力电子领域，并能够充分发挥SiC基器件在节能减排方面所占据的重要优势和突出特点。

SiC金属-氧化物-半导体场效应晶体管(MOSFET)功率器件在商业化进程上已经很成熟，尤其以平面栅结构的MOSFET为主流，即DMOSFET。尽管如此,SiC基DMOSFET器件在栅介质层的可靠性等方面遇到了较大挑战，其中主要的原因是热氧化SiC衬底而形成的SiO₂层与SiC衬底之间有较多的界面态，这些界面态在高温高场下俘获或者发射电子，不利于器件的电学稳定性。

目前SiC基DMOSFET器件的低沟道迁移率和高反向传输电容等问题，一方面，为了提高SiC基DMOSFET器件的导通能力，设计者会采用若干类积累型沟道的MOSFET，然而此类MOSFET也面临着阈值电压漂移以及器件常开的风险问题；另一方面，SiC基DMOSFET器件用于高频领域，反向传输电容和米勒电荷决定了其高频开关损耗的高低，因此，要解决如何使该器件具有高导通能力和低米勒电荷。

发明内容

本发明要解决的技术问题，在于提供一种常关型SiC基DMOSFET器件及其制备方法，用于降低SiC基DMOSFET器件的沟道电阻与米勒电荷，从而提高SiC基DMOSFET的高频优值。

本发明是这样实现的：

一种常关型SiC基DMOSFET器件，包括SiC外延材料基片、2D高迁移率电传输层、pwell区、p+型超短沟道层、n++型掺杂区、p++型掺杂区、栅介质、栅电极接触、源电极接触、漏电极接触与绝缘物质层，所述SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n-型漂移层，所述n+型缓冲层位于所述n++型衬底基片的上表面，所述n-型漂移层位于所述n+型缓冲层的上表面；

所述2D高迁移率电传输层位于所述n-型漂移层的上表面，所述p well区设于所述2D高迁移率电传输层与所述n-型漂移层之间，且复数个所述p well区周期排列，相邻的所述p well区之间形成JFET区，所述2D高迁移率电传输层的两侧分别由近及远依次设有所述p+型超短沟道层、所述n++型掺杂区与所述p++型掺杂区，所述栅介质覆盖所述2D高迁移率电传输层、所述p+型超短沟道层以及n++型掺杂区，所述栅电极接触位于所述栅介质的上表面，所述p+型超短沟道层的左右两边界位于所述栅电极接触的下方，所述源电极接触位于所述n++型掺杂区与所述p++型掺杂区的上表面，所述绝缘物质层覆盖所述栅介质与所述栅电极接触，所述漏电极接触位于所述n++型衬底基片的下表面。

进一步地，还包括pad金属层，所述pad金属层覆盖所述绝缘物质层，且与所述源电极接触互连。