[发明专利]缓冲输出电路及其驱动方法

权利要求书

1.一种缓冲输出电路，接收数据信号与致能信号以在数据输出端输出数据输出信号，其特征在于，包括：

第一输出级电路，所述第一输出级电路包括第一逻辑电路，所述第一逻辑电路根据所述数据信号与所述致能信号输出反馈信号；以及

第二输出级电路，耦接所述第一输出级电路以接收所述反馈信号，

其中所述第一输出级电路与所述第二输出级电路同时接收所述数据信号且都耦接所述数据输出端，所述第一输出级电路根据所述数据信号在预充放电期间中对所述数据输出信号进行预升压操作或预降压操作，所述第二输出级电路根据所述反馈信号在所述预充放电期间结束后继续改变所述数据输出信号以完成所述数据输出信号的转态。

2.根据权利要求1所述的缓冲输出电路，其特征在于，所述第一输出级电路的至少一晶体管与所述第二输出级电路的至少一晶体管的尺寸不相同。

3.根据权利要求2所述的缓冲输出电路，其特征在于，还包括：

负载电容，其一端耦接所述数据输出端且另一端接地，其中，所述第一输出级电路的所述至少一晶体管的尺寸跟所述第二输出级电路的所述至少一晶体管的尺寸的比例是根据所述负载电容而决定。

4.根据权利要求1所述的缓冲输出电路，其特征在于，所述第一输出级电路在所述预充放电期间中对所述数据输出端提供第一电流，所述第二输出级电路在所述预充放电期间结束后对所述数据输出端提供第二电流，其中所述第二电流大于所述第一电流。

5.根据权利要求1所述的缓冲输出电路，其特征在于，其中所述反馈信号包括第一控制信号与第二控制信号，所述第一输出级电路还包括：

第一晶体管，其第一端接收第一参考电压，其第二端耦接所述数据输出端，其栅极端耦接所述第一逻辑电路以接收所述第一控制信号；以及

第二晶体管，其第一端耦接所述数据输出端，其第二端接收第二参考电压，其栅极端耦接所述第一逻辑电路以接收所述第二控制信号，

其中，在所述预充放电期间中，所述第一晶体管与所述第二晶体管的其中之一逐渐被导通且所述第一晶体管与所述第二晶体管的其中另一逐渐被关闭。

6.根据权利要求5所述的缓冲输出电路，其特征在于，在所述预充放电期间中，所述数据输出信号的电压电平受到所述第一参考电压或所述第二参考电压的影响而进行所述预升压操作或所述预降压操作。

7.根据权利要求5所述的缓冲输出电路，其特征在于，所述第一逻辑电路包括：

第一反或闸与第一反相器，其中所述第一反或闸接收所述数据信号的反相信号与所述致能信号，其输出端耦接所述第一反相器，其中所述第一反相器的输出端耦接所述第一晶体管的栅极；以及

第一反及闸与第二反相器，其中所述第一反及闸接收所述数据信号的反相信号与所述致能信号的反相信号，其输出端耦接所述第二反相器，其中所述第二反相器的输出端耦接所述第二晶体管的栅极。

8.根据权利要求5所述的缓冲输出电路，其特征在于，所述第二输出级电路包括：

第二逻辑电路，耦接所述第一逻辑电路，且根据所述数据信号与所述反馈信号输出第三控制信号与第四控制信号；

第三晶体管，其第一端接收所述第一参考电压，其第二端耦接所述数据输出端，其栅极端耦接所述第二逻辑电路以接收所述第三控制信号；以及

第四晶体管，其第一端耦接所述数据输出端，其第二端接收所述第二参考电压，其栅极端耦接所述第二逻辑电路以接收所述第四控制信号，

其中，在所述预充放电期间中，所述第三晶体管与所述第四晶体管的其中之一被关闭，且在所述预充放电期间结束后，所述第三晶体管与所述第四晶体管的其中另一开始被导通。