[发明专利]一种集成有二维卷积阵列的系统芯片

说明书

一种集成有二维卷积阵列的系统芯片。在实施例中，系统芯片包括：二维卷积阵列，包括：排列成二维阵列的多个处理单元，各处理单元能够完成乘加运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；其中，二维阵列中的各处理单元在同一个时钟信号的控制下进行运算；第一接口，用于为二维卷积阵列提供输入数据；第二接口，用于为二维卷积阵列提供输出；FPGA模块，用于和第一/第二接口耦合。在实施例中，启动和暂停卷积阵列中各单元的运算，由此允许速度较快的卷积阵列和其它处理模块配合操作。可以通过接口模块的数据时序调整，使得输入数据和输出结果均能够按要求排列对齐。

技术领域

本发明涉及集成电路领域，尤其涉及一种集成有二维卷积阵列的系统芯片。

背景技术

脉动阵列(Systolic Array)，本意在于是让数据在运算单元的阵列中进行流动，减少访存的次数，并且使得结构更加规整，布线更加统一，提高频率。脉动阵列这个概念在1982年就已经提出了，最近由于人工智能芯片采用该结构作为计算的核心结构，而重新得到了关注。

随着人工智能研究的深入和应用的广泛推广，有必要推出更符合需求的AI模块。

此外，人工智能模块由处理器通过总线来进行访问控制，而总线是有一定的带宽限制，这样的架构难以适应人工智能AI模块的大带宽需求。

发明内容

本申请实施例提供一种系统芯片，系统芯片包括：二维卷积阵列，包括：排列成二维阵列的多个处理单元，各处理单元能够完成乘加运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；其中，二维阵列中的各处理单元在同一个时钟信号的控制下进行运算；第一维度垂直于第二维度；第一接口，用于为二维卷积阵列提供输入数据；第二接口，用于为二维卷积阵列提供输出；FPGA模块，用于和第一接口和/或第二接口耦合。

优选地，处理单元包括系数存储器，用于提供处理单元运算用系数数据；处理单元还包括乘法器、加法器、第一寄存器和第二寄存器；在第一维度上的第一输入数据端和第一数据输出端；在第二维度上的第二数据输入端和第二数据输出端；第一数据自第一数据输入端口输入，乘法器将第一数据和系数数据相乘；加法器将该乘积和来自第二数据输入端的第二数据相加，相加之后的和值寄存在第一寄存器中；和值在时钟控制下可以经第二数据输出端输出；第一数据还寄存在第二寄存器中，并且在时钟控制下经第一输出端输出。

优选地，处理单元包括系数存储器，用于提供处理单元运算用系数数据；处理单元包括乘法器、加法器、第一寄存器、第二寄存器和复用器；在第一维度上的第一输入数据端和第一数据输出端；在第二维度上的第二数据输入端和第二数据输出端；第一数据自第一数据输入端口输入，乘法器将第一数据和系数数据相乘；复用器从来自第二数据输入端的第二数据和第一寄存器的输出数据中选择一个数据输出，加法器将该复用器的输出数据和乘积相加，相加之后的和值寄存在第一寄存器中；和值在时钟控制下可以经第二数据输出端输出；第一数据还寄存在第二寄存器中，并且在时钟控制下经第一输出端输出。

优选地，处理单元包括系数存储器，用于提供处理单元运算用系数数据；处理单元包括乘法器、加法器、第一寄存器和第二寄存器、第一复用器；在第一维度上的第一输入数据端和第一数据输出端；在第二维度上的第二数据输入端和第二数据输出端；第一数据自第一数据输入端口输入，乘法器将第一数据和系数数据相乘；第二数据自第二数据输入端输入，加法器将第二数据和乘积相加，相加之后的和值寄存在第一寄存器中；复用器从第一寄存器的输出数据和第二数据中选择一个数据经第二数据输出端输出；第一数据还寄存在第二寄存器中，并且在时钟控制下可以经第二输出端输出。

优选地，所述处理单元包括第二复用器；第二复用器从第二寄存器的输出数据和第一数据中选择一个数据经第一数据输出端输出。

优选地，所述第一接口根据二维卷积阵列的需要将输入数据进行排列对齐；所述第二接口将二维卷积阵列的输出数据重新排列对齐。