[发明专利]一种二维脉动阵列的芯片电路

权利要求书

1.一种包括二维脉动阵列的芯片电路，所述二维脉动阵列包括：按第一维度和第二维度排列成二维阵列的多个处理单元(PE)，各处理单元能够完成乘加运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；二维阵列中的各处理单元共用同一个时钟信号进行运算；第一维度垂直于第二维度。

2.根据权利要求1所述的芯片电路，其特征在于，处理单元包括系数存储器，用于提供处理单元运算用系数数据。

3.根据权利要求2所述的芯片电路，其特征在于，处理单元包括乘法器(MUL)、加法器(ADD)、第一寄存器(REG1)和第二寄存器(REG2)；在第一维度上沿第一方向分布的第一输入数据端(DI)和第一数据输出端(DO)；在第二维度上沿第二方向分布的第二数据输入端(PI)和第二数据输出端(PO)；其中，第一数据自第一数据输入端口输入，乘法器将第一数据和系数数据(W)相乘；加法器将乘积和来自第二数据输入端的第二数据相加，相加之后的和值寄存在第一寄存器(REG1)中；和值在时钟控制下可以经第二数据输出端输出；第一数据还寄存在第二寄存器中，并且在时钟控制下经第一数据输出端输出。

4.根据权利要求1所述的芯片电路，其特征在于，二维脉动阵列包括第一处理单元、第二处理单元和第三处理单元；其中第一处理单元和第二处理单元沿第一维度相邻排列，第一处理单元的第一输出端耦合到第二处理单元的第一输入端；第一处理单元和第三处理单元沿第二维度相邻排列，第一处理单元的第二输出端耦合到第三处理单元的第二输入端。

5.根据权利要求1所述的芯片电路，其特征在于，第一数据输入端、第二数据输入端、第一数据输出端和第二数据输出端为字级数据格式。

6.根据权利要求1所述的芯片电路，其特征在于，系数存储器包括多个D触发器，多个D触发器中第一触发器的输出端串联连接到第二触发器的输入端；从多个D触发器的输出端获取比特数据，由此构成字数据。

7.根据权利要求1所述的芯片电路，其特征在于，输入位于阵列边缘的相邻且具有相同第一维度值的处理单元的数据彼此有时间延迟，以至于输入所述阵列的第一数据在时序上排列成3角形。

8.根据权利要求1所述的芯片电路，其特征在于，从位于阵列边缘的相邻且具有相同第二维度值的处理单元沿第二维度输出的数据彼此有时间延迟，以至于从所述阵列输出的数据在时序上排列成3角形。

9.根据权利要求1所述的芯片电路，其特征在于，包括第四处理单元和第五处理单元，第四处理单元沿第一维度位于数据输入侧，第五处理单元沿第一维度位于数据输出侧；第五处理单元沿第一维度的输出端通过复用电路耦合到第四处理单元沿第一维度的输入端。

10.根据权利要求1所述的芯片电路，其特征在于，包括第六处理单元和第七处理单元，第六处理单元沿第二维度位于数据输入侧，第七处理单元沿第二维度位于数据输出侧；第七处理单元沿第二维度的输出端通过复用电路耦合到第六处理单元沿第二维度的输入端。

11.一种芯片电路，包括第一脉动阵列和第二脉动阵列，所述第一脉动阵列和第二脉动阵列为如权利要求1所述的芯片电路，所述第一脉动阵列沿第一维度通过复用电路耦合到第二脉动阵列。

12.一种芯片电路，包括第一脉动阵列和第二脉动阵列，包括所述第一脉动阵列的芯片电路和包括第二脉动阵列的芯片电路为如权利要求1所述的芯片电路，所述第一脉动阵列沿第二维度通过复用电路耦合到第二脉动阵列。