[发明专利]边缘单元具有本地累加功能的人工智能模块及系统芯片

权利要求书

1.一种包括人工智能AI模块的芯片电路，所述AI模块包括：按第一维度和第二维度排列成二维阵列的多个处理单元(PE)，各处理单元能够完成乘加运算；其中，处理单元包括使能输入端，用于接收使能信号，并且根据使能信号暂停或启动处理单元的操作；所述多个处理单元中位于二维阵列边缘的处理单元在控制信号的作用下，能够对乘积进行累加；二维阵列中的各处理单元共用同一个时钟信号进行运算；其中第一维度和第二维度彼此垂直。

2.根据权利要求1所述的芯片电路，其特征在于，处理单元包括系数存储器，用于提供处理单元运算用系数数据；处理单元包括乘法器(MUL)、加法器(ADD)、第一寄存器(REG1)和第二寄存器(REG2)；在第一维度上的第一输入数据端(DI)和第一数据输出端(DO)；在第二维度上的第二数据输入端(PI)和第二数据输出端(PO)；第一数据自第一数据输入端口输入，乘法器将第一数据和系数数据(W)相乘；第二数据自第二数据输入端输入，加法器将第二数据和乘积相加，相加之后的和值寄存在第一寄存器(REG1)中；和值在时钟控制下可以经第二数据输出端输出；第一数据还寄存在第二寄存器中，并且在时钟控制下可以经第一输出端输出。

3.根据权利要求2所述的芯片电路，其特征在于，所述位于二维阵列边缘的处理单元包括系数存储器，用于提供处理单元运算用系数数据；处理单元包括乘法器(MUL)、加法器(ADD)、第一寄存器(REG1)、第二寄存器(REG2)和复用器(MUX)；在第一维度上的第一输入数据端(DI)和第一数据输出端(DO)；在第二维度上的第二数据输入端(PI)和第二数据输出端(PO)；第一数据自第一数据输入端口输入，乘法器将第一数据和系数数据(W)相乘；第二数据自第二数据输入端输入，复用器从来自第二数据输入端的第二数据和第一寄存器的输出数据中选择一个数据输出；加法器将复用器的输出数据和乘积相加，相加之后的和值寄存在第一寄存器(REG1)中；和值在时钟控制下可以经第二数据输出端输出；第一数据还寄存在第二寄存器中，并且在时钟控制下可以经第一输出端输出。

4.一种系统芯片，包括：如权利要求1-3之一所述的芯片电路；FPGA模块，与所述AI模块耦合，以便自AI模块发送数据或者接收数据。

5.根据权利要求4所述的系统芯片，其特征在于，AI模块包括第一处理单元、第二处理单元和第三处理单元；其中第一处理单元和第二处理单元沿第一维度相邻排列，第一处理单元的第一输出端耦合到第二处理单元的第一输入端；第一处理单元和第三处理单元沿第二维度相邻排列，第一处理单元的第二输出端耦合到第三处理单元的第二输入端。

6.如权利要求4所述的系统芯片，其特征在于，AI模块嵌入FPGA模块中以便复用FPGA模块的绕线架构，以便自AI模块发送数据或者接收数据，皆经由所述的复用的FPGA的绕线架构。