[发明专利]三维堆叠半导体装置及其制造方法

权利要求书

1.一种三维堆叠半导体装置，包括：

一基板，具有一阵列区域(array area)和一阶梯区域(staircase area)；

多个图案化多层堆叠(patterned multi-layered stacks)形成于该基板上方和位于该阵列区域内，且这些图案化多层堆叠彼此相距，其中这些图案化多层堆叠之一包括多个绝缘层(insulating layers)和多个导电层(conductive layers)交替地设置，且一顶部栅极层(top gate layer)形成于这些导电层的上方；

一垂直通道结构(vertical channel structure)，位于这些图案化多层堆叠之间，且该垂直通道结构包括一隧穿层(tunneling layer)形成于这些图案化多层堆叠上以及一通道层(channeling layer)形成于该隧穿层上，其中这些图案化多层堆叠前述之一者的该顶部栅极层的侧面(lateral sides)直接接触该隧穿层；和

分离的局限结构(discrete confined structures)，形成于邻近这些图案化多层堆叠的这些导电层的侧壁(sidewalls)的凹陷区域中(recessed regions)，且这些分离的局限结构各包括一阻挡层(blocking layer)衬里式地形成于该凹陷区域中以及一电荷捕捉元件(charge chapping element)与该阻挡层和该隧穿层接触。

2.如权利要求1所述的三维堆叠半导体装置，其中这些图案化多层堆叠的这些导电层和这些绝缘层分别具有第一侧壁(first sidewalls)和第二侧壁(second sidewalls)，且这些第一侧壁相对地内凹于这些第二侧壁，以定义出这些凹陷区域。

3.如权利要求1所述的三维堆叠半导体装置，其中该隧穿层直接接触这些图案化多层堆叠的这些绝缘层的侧壁(sidewalls)。

4.如权利要求1所述的三维堆叠半导体装置，其中这些图案化多层堆叠前述之一的该顶部导电层具有一第一宽度(first width)平行于一第一方向，且这些图案化多层堆叠的这些导电层沿着一第二方向堆叠，该第二方向垂直于该第一方向，其中这些图案化多层堆叠前述之一的这些导电层的一第二宽度(second width)平行于该第一方向，且该第一宽度大于该第二宽度。

5.如权利要求1所述的三维堆叠半导体装置，其中这些图案化多层堆叠前述之一的这些导电层包括：

多个第一导电层(first conductive layers)，形成于该基板上方且作为一底部栅极层(a bottom gate layer)之用；和

多个第二导电层(second conductive layers)，形成于这些第一导电层的上方；

其中这些第一导电层其中之一具有一第一厚度，这些第二导电层其中之一具有一第二厚度，且该第一厚度等于该第二厚度。