[发明专利]自对准双重图形化方法及其形成的半导体结构在审
申请号: | 201910108679.9 | 申请日: | 2019-02-03 |
公开(公告)号: | CN111524795A | 公开(公告)日: | 2020-08-11 |
发明(设计)人: | 刘继全 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司 |
主分类号: | H01L21/033 | 分类号: | H01L21/033;H01L21/02;H01L21/311;H01L21/67 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 徐文欣;吴敏 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 对准 双重 图形 方法 及其 形成 半导体 结构 | ||
一种自对准双重图形化方法及其形成的半导体结构,其中方法包括:提供基底,所述基底表面具有待刻蚀材料层和位于待刻蚀材料层表面的若干相互分立的牺牲层;在所述牺牲层的侧壁表面形成第一掩膜层;形成所述第一掩膜层之后,在所述第一掩膜层侧壁表面形成第二掩膜层,且所述第二掩膜层和第一掩膜层的材料不同;形成所述第二掩膜层之后,去除所述牺牲层。所述自对准双重图形化方法的可靠性较高。
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种自对准双重图形化方法及其形成的半导体结构。
背景技术
随着半导体技术的不断进步,半导体器件的工艺节点正在不断减小。然而,由于受到现有的光刻工艺精度的限制,以现有的光刻工艺形成的掩膜图形难以满足半导体器件特征尺寸持续减小的需求,遏制了半导体技术的发展。
为了在现有的光刻工艺的基础上,能够进一步缩小半导体器件的尺寸,现有技术提出了一种双重图形化工艺。其中,尤其以自对准双重图形化(Self-Aligned DoublePatterning,SADP)工艺因其工艺简单而被广泛应用。
然而,现有的自对准双重图形化方法可靠性较差。
发明内容
本发明解决的技术问题是提供一种自对准双重图形化方法,以提高自对准双重图形化方法可靠性。
为解决上述技术问题,本发明实施例提供一种自对准双重图形化方法,包括:提供基底,所述基底表面具有待刻蚀材料层和位于待刻蚀材料层表面的若干相互分立的牺牲层;在所述牺牲层的侧壁表面形成第一掩膜层;形成所述第一掩膜层之后,在所述第一掩膜层侧壁表面形成第二掩膜层,且所述第二掩膜层和第一掩膜层的材料不同;形成所述第二掩膜层之后,去除所述牺牲层。
可选的,所述第一掩膜层的材料包括:氧化硅、氮化硅或者氮氧化硅。
可选的,所述第二掩膜层的材料包括:氧化硅、氮化硅或者氮氧化硅。
可选的,所述牺牲层的材料包括:无定形硅、无定形碳、多晶硅、氧化硅、SiCO或者SiCOH。
可选的,所述待刻蚀材料层可以为单层材料层或多层堆叠的材料层。
可选的,所述牺牲层沿垂直于基底表面方向上的尺寸为:200埃~1000埃。
可选的,所述牺牲层的形成方法包括:在待刻蚀材料层表面形成牺牲材料膜;在所述牺牲材料膜表面形成光刻胶层,所述光刻胶层暴露出部分牺牲材料膜顶部表面;以所述光刻胶层为掩膜,刻蚀所述牺牲材料膜,直至暴露出待刻蚀材料层顶部表面,形成所述牺牲层。
可选的,所述第一掩膜层的形成方法包括:在所述待刻蚀材料层表面形成第一掩膜材料层,且所述第一掩膜材料层覆盖牺牲层顶部表面和侧壁表面;回刻蚀所述第一掩膜材料层,直至暴露出待刻蚀材料层顶部表面和牺牲层顶部表面,形成所述第一掩膜层。
可选的,所述第二掩膜层的形成方法包括:在所述待刻蚀材料层表面形成第二掩膜材料层,且所述第二掩膜材料层覆盖第一掩膜层的顶部表面和侧壁表面;回刻蚀所述第二掩膜材料,直至暴露出待刻蚀材料层顶部表面和牺牲层顶部表面,形成所述第二掩膜层。
可选的,所述第一掩膜层沿若干牺牲层排列方向上的尺寸为:100埃~500埃。
可选的,所述第二掩膜层沿若干牺牲层排列方向上的尺寸为:50埃~200埃。
可选的,去除所述牺牲层的方法包括:进行第三刻蚀工艺,去除牺牲层,直至暴露出待刻蚀材料层;暴露出待刻蚀材料层之后,进行第四刻蚀工艺,将第三刻蚀工艺产生的副产物去除。
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