[发明专利]半导体装置及其制造方法、电力变换装置

说明书

得到在接通状态下抑制JFET电阻，在断开状态下保护栅极沟槽底部的栅极绝缘膜的半导体装置。具备：第1导电型的第1半导体层；其上层部的第2导电型的第1半导体区域；其上层部的第1导电型的第2半导体区域；栅极沟槽，将第1、2半导体区域沿厚度方向贯通，底面到达第1半导体层内；栅极绝缘膜，覆盖栅极沟槽内壁面；栅极电极，埋入至栅极沟槽内；第2导电型的第2半导体层，在比栅极沟槽底面深的位置沿第1半导体层的厚度方向延伸；第2导电型的第3半导体层，与栅极沟槽的1个侧面以及第1半导体区域底面接触，延伸至比栅极沟槽底面深的位置；以及第1导电型的第4半导体层，在比栅极沟槽底面深的位置夹设在第2与第3半导体层之间。

技术领域

本发明涉及半导体装置，特别地，涉及具有沟槽栅极的半导体装置。

背景技术

就使用了硅(Si)的沟槽栅极型的半导体装置而言，由于半导体层的雪崩电场强度比栅极绝缘膜的绝缘破坏电场强度低，因此由半导体层的雪崩电场强度决定出半导体装置的耐压。另一方面，SiC(碳化硅)的雪崩电场强度成为Si的大约10倍，因而就使用了碳化硅的半导体装置(碳化硅半导体装置)而言，半导体层(SiC)的雪崩电场强度与栅极绝缘膜的绝缘破坏电场强度相等。并且，就沟槽栅极型的半导体装置而言，由于如果向半导体装置施加电压，则在沟槽下部的角部产生电场集中，因此在碳化硅半导体装置中首先从沟槽角部的栅极绝缘膜产生绝缘破坏。因此，就沟槽栅极型的碳化硅半导体装置而言，由于栅极绝缘膜的电场强度，耐压受到限制。

因此，就现有的沟槽栅极型的碳化硅半导体装置而言，例如在专利文献1中所公开的那样，提出了在n沟道型的情况下，在沟槽下部的漂移层设置被高浓度注入了p型杂质的保护扩散层。另外，就现有的沟槽栅极型的半导体装置而言，如专利文献2所公开的那样，已知设置多个沟槽，在各个沟槽下部设置保护扩散层。通过如上所述在沟槽下部设置保护扩散层，从而能够缓和沟槽角部处的电场集中，使耐压提高。

如上述所示，在沟槽下部设置保护扩散层的情况下，在设置于相邻的沟槽之间的保护扩散层之间的漂移层内形成耗尽层，通过该耗尽层而形成JFET区域(Junction FieldEffect Transistor)。JFET区域作为电阻体而工作，其电阻值由从保护扩散层延展的耗尽层的宽度与沟槽间隔决定。即，随着沟槽间隔变窄(窄间距化)，JFET区域的电阻变大，成为接通电阻增大，使器件特性降低的原因。

针对上述问题，例如就专利文献3所公开的沟槽栅极型的碳化硅半导体装置而言，在沟槽的中央部侧壁形成浮置的p型扩散层，在施加低电压时(接通状态时)沟槽底部的p型扩散层是浮置的，抑制由耗尽层引起的窄缩，抑制JFET电阻。另一方面，提出了以下构造，即，通过在施加高电压时(断开状态时)使在各个p型扩散层之间延展的耗尽层接触，换言之，通过所谓的穿通而设为同电位，对沟槽底部的电场进行缓和。但是，就在上部配置了p型扩散层的构造而言，由于上部的p型扩散层的电位与沟槽底部的p型扩散层的电位存在差异，因此存在以下问题，即，穿通的电位变得过大，沟槽底部的栅极绝缘膜的保护效果变低。另外，在耗尽层到达沟槽的中央部侧壁的p型扩散层之后，到达沟槽底部的p型扩散层，因而有时由于体区域与p型扩散层之间的距离，直至电位被固定为止耗费时间，通断特性等的改善变得不充分。

专利文献1：日本特开2001-267570号公报

专利文献2：日本特开2007-242852号公报

专利文献3：日本特开2005-142243号公报

发明内容

本发明就是为了解决上述这样的问题而提出的，其目的在于提供如下半导体装置，即，针对在栅极沟槽的底部具备用于对栅极绝缘膜进行保护的保护扩散层的沟槽栅极型的半导体装置，在接通状态时能够抑制JFET电阻，在断开状态时能够保护栅极沟槽底部的栅极绝缘膜。