[发明专利]一种制造半导体器件的方法

说明书

在制造半导体器件的方法中，在衬底上方形成鳍结构。雕刻鳍结构以具有多个未蚀刻部分和多个蚀刻部分，其中，多个蚀刻部分具有比多个未蚀刻部分更窄的宽度。氧化雕刻的鳍结构，从而分别在多个未蚀刻部分中形成多条纳米线，并且氧化多个蚀刻部分以形成氧化物。通过去除氧化物释放多条纳米线。本发明实施例涉及一种制造半导体器件的方法和一种半导体器件。

技术领域

本发明实施例涉及一种制造半导体器件的方法。

背景技术

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如包括鳍式FET(FinFET)和全环栅极(GAA)FET的多栅极场效应晶体管(FET)的三维设计的发展。在FinFET中，栅电极与沟道区的三个侧面相邻，其中，栅极介电层插接在栅电极与沟道区之间。由于栅极结构在三个表面上围绕(包裹)鳍，晶体管本质上具有控制电流通过鳍或沟道区的电流的三个栅极。不幸的是，第四侧，沟道的底部远离栅电极并且因此不受栅极控制。相反，在GAA FET中，栅电极围绕沟道区的所有侧面，这允许在沟道区中更充分地耗尽并且由于陡峭的亚阈值电流摆动(SS)和更小的漏致势垒降低(DIBL)导致了更少的短沟道效应，随着晶体管尺寸不断按比例缩小至亚10nm技术节点，需要进一步提高GAA FET。

发明内容

根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：在衬底上方形成鳍结构；雕刻所述鳍结构以具有多个未蚀刻部分和多个蚀刻部分，其中，所述多个蚀刻部分具有比所述多个未蚀刻部分更窄的宽度；氧化雕刻的所述鳍结构，从而分别在所述多个未蚀刻部分中形成多条纳米线，并且氧化所述多个蚀刻部分以形成氧化物；以及通过去除所述氧化物，释放所述多条纳米线。

根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：在衬底上方形成鳍结构；雕刻所述鳍结构以具有多个未蚀刻部分和多个蚀刻部分，其中，所述多个蚀刻部分具有比所述多个未蚀刻部分更窄的宽度；用鳍覆盖层覆盖雕刻的所述鳍结构的源极/漏极区；对所述鳍覆盖层实施蚀刻，从而使得所述多个蚀刻部分中的鳍覆盖层的部分保留为剩余部分；氧化雕刻的所述鳍结构的沟道区，从而分别在所述多个蚀刻部分中形成多条纳米线，并且氧化所述多个未蚀刻部分以形成氧化物；通过去除所述氧化物释放所述多条纳米线；以及去除所述源极/漏极区中的所述鳍覆盖层的剩余部分。

根据本发明的又一些实施例，还提供了一种半导体器件，包括：多条半导体线；栅极介电层，包裹在所述多条半导体线中的每条周围；以及栅电极层，设置在所述栅极介电层上方，其中：所述多条半导体线中的最上面的一条的截面形状具有泪滴形状并且在所述多条半导体线中具有最大的面积。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图2示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图3示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图4示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图5示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图6示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图7示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。

图8示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。