[发明专利]双向可控硅静电放电保护结构及SOI结构

说明书

本发明尤其涉及双向可控硅静电放电保护结构及SOI结构：深N型掺杂区设置在P衬底内；在深N型掺杂区内设置有第一P型掺杂区、第二P型掺杂区、N型掺杂区、第三P型掺杂区和第四P型掺杂区；在第一P型掺杂区内设置有第一P型重掺杂区、第一N型重掺杂区和第二P型重掺杂区，第二P型重掺杂区位于第一P型掺杂区和深N型掺杂区的交界处；在第四P型掺杂区内设置有第三P型重掺杂区、第二N型重掺杂区和第四P型重掺杂区，第三P型重掺杂区位于第四P型掺杂区和深N型掺杂区的交界处；第二P型掺杂区和第三P型掺杂区的上方均设置有一场氧化层；在深N型掺杂区的上方且位于两个场氧化层之间设置有栅氧化层。

技术领域

本发明涉及抗辐照技术领域，尤其涉及双向可控硅静电放电保护结构及SOI结构。

背景技术

静电放电(ESD，Electron Static Discharge)是当一个集成电路的管脚浮接时，大量静电荷从外向内灌入集成电路的瞬时过程，整个过程大约耗时100ns。在集成电路的静电放电时会产生数百甚至数千伏特的高压，将集成电路中输入级的栅氧化层击穿。随着集成电路工艺的进步，MOS管的特征尺寸越来越小，栅氧化层的厚度也越来越薄，在这种趋势下，使用高性能的ESD防护器件来泄放静电电荷以保护栅极氧化层显得十分重要。

ESD现象的模型主要有四种：人体放电模型(HBM)、机械放电模型(MM)、器件充电模型(CDM)以及电场感应模型(FIM)。对一般集成电路产品来说，一般要经过人体放电模型，机械放电模型以及器件充电模型的测试。为了能够承受如此高的静电放电电压，集成电路产品通常必须使用具有高性能、高耐受力的静电放电保护器件。其中，可控硅器件(SCR，Silicon Controlled Rectifier)是最具有效率的ESD保护器件之一，由于其维持电压很低，所以能够承受很高的ESD电流，因此，SCR天然具有高的ESD鲁棒性。相较其他ESD保护器件，SCR器件的单位面积ESD保护能力最强。

一般的SCR器件为单方向ESD保护器件，而为了提供双方向的ESD保护器件，现有技术由寄生二极管或者并联一个二极管来实现另外一个方向的ESD保护。然而，采用额外的二极管来进行另外一个方向的ESD保护，不仅会增大版图面积，而且，在一些输入端口需要承受负电压的电路中，采用二极管进行反方向保护时，容易产生漏电。

发明内容

鉴于上述问题，提出了本发明以便提供一种克服上述问题或者至少部分地解决上述问题的双向可控硅静电放电保护结构及SOI结构。

本发明提供一种双向可控硅静电放电保护结构，包括P衬底、深N型掺杂区、第一P型掺杂区、第二P型掺杂区、N型掺杂区、第三P型掺杂区、第四P型掺杂区、第一P型重掺杂区、第一N型重掺杂区、第二P型重掺杂区、第三P型重掺杂区、第二N型重掺杂区、第四P型重掺杂区、第一引出电极、第二引出电极、场氧化层和栅氧化层；

所述深N型掺杂区设置在所述P衬底内；

在所述深N型掺杂区内从左到右依次设置有所述第一P型掺杂区、所述第二P型掺杂区、所述N型掺杂区、所述第三P型掺杂区和所述第四P型掺杂区；

在所述第一P型掺杂区内从左到右依次设置有所述第一P型重掺杂区、所述第一N型重掺杂区和所述第二P型重掺杂区，所述第二P型重掺杂区位于所述第一P型掺杂区和所述深N型掺杂区的交界处；

在所述第四P型掺杂区内从左到右依次设置有所述第三P型重掺杂区、所述第二N型重掺杂区和所述第四P型重掺杂区，所述第三P型重掺杂区位于所述第四P型掺杂区和所述深N型掺杂区的交界处；

所述第二P型掺杂区和所述第三P型掺杂区的上方均设置有一所述场氧化层；

在所述深N型掺杂区的上方且位于两个所述场氧化层之间设置有所述栅氧化层；

所述第一引出电极的一端分别与所述第一P型重掺杂区和所述第一N型重掺杂区连接，所述第二引出电极的一端分别与所述第二N型重掺杂区和所述第四P型重掺杂区连接；