[发明专利]一种除三分频器电路

权利要求书

1.一种除三分频器电路，其特征在于，包括：

第一延时单元的数据输出端与第二延时单元的数据输入端相连，所述第二延时单元的数据输出端与第三延时单元的数据输入端相连，所述第三延时单元的数据输出端与所述第一延时单元的数据输入端相连；

所述数据输出端包括第一数据输出端Q和第二数据输出端QB，且Q和QB输出的电平互异；

所述第一延时单元的Q与第一NMOS的漏极相连，所述第一NMOS的源极接地，所述第一延时单元的QB与第一PMOS的漏极相连，所述第一PMOS的源极接入电源；

所述第二延时单元的Q与第二PMOS的漏极相连，所述第二PMOS的源极接入电源，所述第二延时单元的QB与第二NMOS的漏极相连，所述第二NMOS的源极接地；

所述第三延时单元的Q与第三NMOS的漏极相连，所述第三NMOS的源极接地，所述第三延时单元的QB与第三PMOS的漏极相连，所述第三PMOS的源极接入电源；

所述第一NMOS，所述第二NMOS以及所述第三NMOS的栅极用于接收复位信号reset，所述第一PMOS，所述第二PMOS以及所述第三PMOS的栅极用于接收置位信号set；

当电路进入死循环状态时，所述第一、第二和第三PMOS在所述置位信号set控制下导通，以及所述第一、第二和第三NMOS在所述复位信号reset控制下导通；

其中，所述第一延时单元，所述第二延时单元以及所述第三延时单元受相同时钟信号控制。

2.如权利要求1所述的电路，其特征在于，还包括：

第一与非门、第二与非门、第三与非门和非门，其中：

所述第一与非门的输入端分别与三个所述延时单元的Q输出端相连；

所述第二与非门的输入端分别与三个所述延时单元的QB输出端相连；

所述第三与非门的输入端分别与所述第一与非门和所述第二与非门的输出端相连；

所述第三与非门的输出端分别与所述第一、第二、第三PMOS的栅极以及所述非门的输入端相连；

所述非门的输出端分别与所述第一、第二以及第三NMOS的栅极相连。

3.一种收发器，其特征在于，包括：

多个收/发路径，分别用于接收或发射多个载波；

其中第一收/发路径包括：混频器，以及如权利要求1或2所述的除三分频器，所述除三分频器耦合至所述混频器，用于为所述混频器提供本振信号。

4.如权利要求3所述的收发器，其特征在于，所述第一收/发路径还包括：与所述除三分频器相耦合的除二分频器；

所述除三分频器和所述除二分频器用于，对振荡器提供的振荡信号进行分频，生成所述本振信号。