[发明专利]用于处理高效多播操作的装置和方法

说明书

一种用于处理高效多播操作的装置和方法。例如，一种处理器的一个实施例，包括：多个核，用于执行指令；共享电路区域，用于由多个核共享；第一高速缓存管理电路，与共享电路区域相关联，用于接收来自核的延迟预取消息，每个延迟预取消息包括可用于标识高速缓存行的地址或其部分；以及延迟预取管理器，包括多个条目，每个条目与延迟预取消息中的至少一个相关联，延迟预取管理器用于根据接收到每个新的延迟预取消息而更新条目中的一个或多个或生成新的条目，其中在接收到第一高速缓存行由第一核修改的通知时，延迟预取管理器用于将延迟预取响应消息传送至在与第一高速缓存行相关联的第一条目中标识的一个或多个核。

背景技术

技术领域

本发明的实施例总体上涉及计算机处理器的领域。更具体地，实施例涉及用于对位紧缩数据解码和去串行化的装置和方法。

相关技术描述

指令集或指令集架构(ISA)是计算机架构中涉及编程的部分，包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处置、以及外部输入和输出(I/O)。应当注意，术语“指令”在本文中一般是指宏指令——即，提供给处理器以供执行的指令——而不是微指令或微操作——即，该微指令或微操作是处理器的解码器解码宏指令的结果。微指令或微操作可以被配置成用于指示处理器上的执行单元执行操作以实现与宏指令相关联的逻辑。

ISA与微架构不同，微架构是用于实现指令集的处理器设计技术的集合。具有不同微架构的处理器可共享共同的指令集。例如，奔腾4(Pentium 4)处理器、酷睿^TM(Core^TM)处理器、以及来自加利福尼亚州桑尼威尔(Sunnyvale)的超微半导体有限公司(Advanced Micro Devices,Inc.)的多个处理器实现几乎相同版本的x86指令集(具有已随更新的版本加入的一些扩展)，但具有不同的内部设计。例如，ISA的相同寄存器架构在不同的微架构中可使用公知的技术以不同方法来实现，包括专用物理寄存器、使用寄存器重命名机制(例如，使用寄存器别名表(RAT)、重排序缓冲器(ROB)和引退寄存器堆)的一个或多个动态分配的物理寄存器。除非另外指定，否则短语“寄存器架构”、“寄存器堆”和“寄存器”在本文中用于指代对软件/编程者以及对指令指定寄存器的方式可见的寄存器架构、寄存器堆和寄存器。在需要区分的情况下，形容词“逻辑的”、“架构的”，或“软件可见的”将用于指示寄存器架构中的寄存器/寄存器堆，而不同的形容词将用于规定给定微架构中的寄存器(例如，物理寄存器、重排序缓冲器、引退寄存器、寄存器池)。

附图说明

结合以下附图，从以下具体描述可获得对本发明更好的理解，其中：

图1A和1B是图示根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图2A-C是图示根据本发明的实施例的示例性VEX指令格式的框图；

图3是根据本发明的一个实施例的寄存器架构的框图；以及

图4A是图示根据本发明的实施例的示例性有序取出、解码、引退流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；

图4B是图示根据本发明的实施例的要包括在处理器中的有序取出、解码、引退核的示例性实施例和示例性寄存器重命名的乱序发布/执行架构核的框图；

图5A是单个处理器核以及它与管芯上互连网络的连接的框图；

图5B图示根据本发明的实施例的图5A中的处理器核的部分的展开图；

图6是根据本发明的实施例的具有集成存储器控制器和图形器件的单核处理器和多核处理器的框图；

图7图示根据本发明的一个实施例的系统的框图；

图8图示根据本发明的实施例的第二系统的框图；