[发明专利]一种自适应并行时钟序列检测装置及方法

权利要求书

1.一种自适应并行时钟序列检测装置，其特征在于：包括时钟序列输入端，所述时钟序列输入端并行连接第一选通器和第二选通器的输入端，所述第一选通器的输出端连接PCIe时钟序列检测单元的输入端，所述第二选通器的输出端连接RapidIO时钟序列检测单元的输入端；

所述PCIe时钟序列检测单元的输出端一方面连接第三选通器的输入端，用于输出检测数据，另一方面连接第一逻辑电路，通过第一逻辑电路产生PCIe协议指示信号，所述第一逻辑电路的输出端一方面通过第二反相器连接RapidIO时钟序列检测单元的输入端，另一方面连接第二选通器的控制输入端；

所述RapidIO时钟序列检测单元的输出端一方面连接第三选通器的输入端，用于输出检测数据，另一方面连接第二逻辑电路，通过第二逻辑电路产生RapidIO协议指示信号，所述第二逻辑电路的输出端一方面通过第一反相器连接PCIe时钟序列检测单元的输入端，另一方面连接第一选通器的控制输入端；

所述第一逻辑电路的输出端还连接第三或门电路的第一输入端，所述第二逻辑电路的输出端还通过第三反相器连接第三或门电路的第二输入端，所述第三或门电路的输出端连接第三选通器的控制输入端。

2.根据权利要求1所述的一种自适应并行时钟序列检测装置，其特征在于：所述第一逻辑电路包括第一或门电路和第一D触发器，所述第一或门电路的第一输入端连接PCIe时钟序列检测单元的输出端，所述第一或门电路的输出端连接第一D触发器的时钟信号输入端，所述第一D触发器的输出端连接第一或门电路的第二输入端。

3.根据权利要求1所述的一种自适应并行时钟序列检测装置，其特征在于：所述第二逻辑电路包括第二或门电路和第二D触发器，所述第二或门电路的第一输入端连接RapidIO时钟序列检测单元的输出端，所述第二或门电路的输出端连接第二D触发器的时钟信号输入端，所述第二D触发器的输出端连接第二或门电路的第二输入端。

4.根据权利要求1所述的一种自适应并行时钟序列检测装置，其特征在于：所述第一选通器和第二选通器输出的数据信号频率相同。

5.根据权利要求1所述的一种自适应并行时钟序列检测装置，其特征在于：所述第一选通器和第二选通器均为二选一选通器。

6.一种利用权利要求1-5任一项所述的自适应并行时钟序列检测装置的检测方法，其特征在于：具体包括如下步骤

(1)将待检测数据通过第一选通器和第二选通器并行输入到PCIe时钟序列检测单元和RapidIO时钟序列检测单元进行检测；

(2)若PCIe时钟序列检测单元检测到PCIE时钟补偿序列，则通过第二反相器控制RapidIO时钟序列检测单元的使能信号置为无效，输出来自PCIe时钟序列检测单元的数据；

(3)若RapidIO时钟序列检测单元检测到RapidIO时钟补偿序列，则通过第一反相器控制PCIe时钟序列检测单元的使能信号置为无效，输出来自RapidIO时钟序列检测单元的数据。