[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底包括衬底和依次形成在衬底上的高K层、高K帽层、栅电极层；形成图形化的掩膜层，所述掩膜层暴露部分栅电极层，且覆盖用于形成栅电极的部分栅电极层；以所述掩膜层为掩膜，刻蚀所述栅电极层，形成栅电极；对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。在刻蚀栅电极层后，对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。由于同步脉冲方式产生的等离子体能量较低，能够有效降低对器件造成PID，提高器件的性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着科技的发展，MOS晶体管的尺寸不断缩小，晶体管中的栅氧介质层的厚度也逐渐变小。但是，当栅氧介质层缩减至2nm以下时，器件会出现明显的隧穿泄露，进而影响到器件的性能。

高K工艺将具有高介电常数K(HK，High K)材料的高K层替代栅氧介质层，以提高该层的绝缘性，使得该层在小尺寸厚度下仍能有效避免隧穿泄露的缺陷。其中，高K材料是指K大于4的材料，例如HfO₂，介电常数K能够达到25，从而能够有效避免隧穿泄露，提高器件性能。

然而，采用高K工艺形成的器件，器件性能仍有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，以提高器件性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底和依次形成在衬底上的高K层、高K帽层、栅电极层；形成图形化的掩膜层，所述掩膜层暴露部分栅电极层，且覆盖用于形成栅电极的部分栅电极层；以所述掩膜层为掩膜，刻蚀所述栅电极层，形成栅电极；对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。

相应的，本发明还提供一种半导体结构，包括：衬底；形成于所述衬底上的栅极结构，所述栅极结构包括高K栅介质层、位于所述高K栅介质层上的高K帽结构和位于所述高K帽结构上的栅电极；形成于所述栅极结构上的掩膜层。

与现有技术相比，本发明的技术方案具有以下优点：

为了解决所述技术问题，本发明实施例在刻蚀栅电极层后，对刻蚀后的基底进行同步脉冲等离子体处理，去除所述刻蚀后的基底上的刻蚀残留物。由于同步脉冲方式产生的等离子体能量较低，能够有效降低对器件造成PID，提高器件的性能。

此外，本发明实施例在去除所述刻蚀后的基底上的刻蚀残留物之后，还清洗所述刻蚀后的基底，进一步去除所述基底上剩余的刻蚀残留物，从而能够在有效去除刻蚀栅电极层时产生的聚合物的前提下，降低对器件造成PID。

附图说明

图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；

图4至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图9至图10是本发明半导体结构的形成方法另一实施例中部分步骤对应的结构示意图。

具体实施方式

由背景技术可知，高K工艺形成的器件，器件性能仍有待提高。现结合一种半导体结构的形成方法分析器件性能有待提高的原因。

参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供基底，所述基底包括衬底100和依次形成在衬底100上的高K层110、高K帽层120和栅电极层130；参考图2，形成图形化的掩膜层104，所述掩膜层暴露部分栅电极层130，且覆盖用于形成栅电极的部分栅电极层130；接着，参考图3，以所述掩膜层104为掩膜，刻蚀所述栅电极层130，形成栅电极103。