[发明专利]用于高性能认证加密的硬件加速器和方法

说明书

本发明涉及用于高性能认证加密的硬件加速器和方法。硬件加速器可以包括：要存储一轮加密操作的输入向量的向量寄存器；电路，包括：第一数据路径，其包括第一模加法器以及第二模加法器，以及第二数据路径，其包括第一逻辑异或电路、第一旋转电路、第二逻辑异或电路、以及第二旋转电路；以及控制电路，其要使第一数据路径的第一模加法器和第二模加法器以及第二数据路径的第一逻辑异或电路、第二逻辑异或电路、第一旋转电路和第二旋转电路根据一个或多个控制值来执行该轮的一部分，并且将针对部分的来自第一数据路径的第一结果和针对部分的来自第二数据路径的第二结果存储到向量寄存器中。

技术领域

本公开一般涉及电子设备，并且更具体地，本公开实施例涉及用于执行加密操作的硬件加速器。

背景技术

处理器或处理器组执行来自指令集（例如，指令集架构（ISA））的指令。指令集是与编程有关的计算机架构的部分，并且一般包括原生数据类型、指令、寄存器架构、寻址模式、存储器架构、中断和异常处理、以及外部输入和输出（I/O）。应当注意的是，本文中的术语“指令”可以是指宏指令，例如被提供给处理器以供执行的指令，或者是指微指令，例如由处理器的解码器对宏指令进行解码所得到的指令。

附图说明

在附图中的各图中通过示例而非限制的方式例示了本公开，其中同样的参考标记指示类似的元件，并且其中：

图1例示了根据本公开实施例的包括多个核和硬件加速器的硬件处理器。

图2例示了根据本公开实施例的包括硬件处理器和硬件加速器的系统。

图3例示了根据本公开实施例的ChaCha硬件加速器。

图4例示了根据本公开实施例的Blake硬件加速器。

图5例示了根据本公开实施例的双模式（ChaCha/Blake）硬件加速器。

图6例示了根据本公开实施例的ChaCha四分之一轮电路。

图7例示了根据本公开实施例的经一体化的ChaCha四分之一轮和Blake轮次电路。

图8例示了根据本公开实施例的硬件加速器电路系统。

图9例示了根据本公开实施例的硬件加速器的一轮加密操作的多个周期。

图10例示了根据本公开实施例的图9中的硬件加速器的关键数据路径。

图11例示了根据本公开实施例的硬件加速器电路系统。

图12例示了根据本公开实施例的图11的硬件加速器的一轮加密操作的多个周期。

图13例示了根据本公开实施例的图12中的硬件加速器的关键数据路径。

图14例示了根据本公开实施例的硬件加速器电路系统。

图15例示了根据本公开实施例的图14的硬件加速器的一轮加密操作的多个周期。

图16例示了根据本公开实施例的图15中的硬件加速器的关键数据路径。

图17例示了根据本公开实施例的流程图。

图18A是例示根据本公开实施例的通用向量友好指令格式及其A类指令模板的框图。

图18B是例示根据本公开实施例的通用向量友好指令格式及其B类指令模板的框图。

图19A是例示根据本公开实施例的用于图18A和18B中的通用向量友好指令格式的字段的框图。

图19B是例示根据本公开的一个实施例的构成全操作码字段的图19A中的特定向量友好指令格式的字段的框图。