[发明专利]MOS管阵列式多进制及十进制位权加法器

权利要求书

1.一种MOS管阵列式多进制及十进制位权加法器由三部分组成，逻辑运算部，分形控制部和承意连接部；所述的逻辑运算部承担输入信息的全部逻辑运算；所述的分形控制部承担输出隔离和指令分配；所述的承意连接部按照运算需求和结果把指令标记连接到对应的输出位权线上；所述的逻辑运算部和分形控制部是用专利申请201711119713.x“量化逻辑之多进制算术运算器赋意分形集成单元电路”连接组成；所述的MOS管阵列式多值位权全与控制器随使用的进位制不同，其组成规模也不同，二进制有两路位权输入四组指令分形隔离输出，三进制有两路位权输入九组指令分形隔离输出，四进制有两路位权输入十六组指令分形隔离输出，五进制有两路位权输入二十五组指令分形隔离输出，六进制有两路位权输入三十六组指令分形隔离输出，七进制有两路位权输入四十九组指令分形隔离输出，八进制有两路位权输入六十四组指令分形隔离输出，九进制有两路位权输入八十一组指令分形隔离输出，十进制有两路位权输入一百组指令分形隔离输出，N进制有两路位权输入N×N组指令分形隔离输出；所述的分型控制部是专利申请201711119713.x“量化逻辑之多进制算术运算器赋意分形集成单元电路”中的分形二极管的组合，两个二极管一组，正极互相连接再接到逻辑运算管的源极，一个二极管承担本位连接输出，另一个二极管承担进位连接输出；所述的承意连接部是两组位权输出总线，一组是进位输出总线，一组是本位输出总线。

2.根据权利要求1，所述的逻辑运算部是把专利申请201711119713.x“量化逻辑之多进制算术运算器赋意分形集成单元电路”中的逻辑运算MOS管按照阵列布局设计，构成以进位制为基准的N×N方阵，所述方阵的行线由处于行上的MOS管的栅极互相连接组成，所述方阵的列线由处于列上的MOS管的漏极互相连接组成，方阵的N条行线用作一组位权输入的位权输入端，方阵的N条列线用作另一组输入的位权输入端，输出是各MOS管的源极，各源极输出标记用该MOS管栅、漏极所属位权线的编号编排，形成源极N×N输出点阵。

3.根据权利要求1和权利要求2，所述的分形控制部是把专利申请201711119713.x“量化逻辑之多进制算术运算器赋意分形集成单元电路”中的分形二极管，用逻辑运算部MOS管的源极输出的N×N标记点阵，做为两个一组的分形管组成的输入阵列，一组分形管的正极互连并连接到输入阵列的源极之上，各分形管的输出就是运算逻辑输出，一路指向输出进位总线，一路指向输出本位总线。

4.根据权利要求1，所述的进位总线有两条，一条进位0，一条进位1；所述的本位输出总线有N条，N是进位制，所述的承意连接就是按照运算器的运算方式选择运算，并按运算结果确定分形输出连接到到那一条输出总线上，加法器是把两路输入按照加法运算规则和源极的运算结果输出，分形后连接到对应的输出位权总线上。

5.根据权利要求1，所述的MOS管阵列式多进制及十进制位权加法器，参照专利申请201710024248.5“多进制算数运算器”权利要求1所述的结构，组成的二进制加法器，三进制加法器，四进制加法器，五进制加法器，六进制加法器，七进制加法器，八进制加法器，九进制加法器，十进制加法器，N进制加法器。